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CXL™ 記憶體外型沿革 電腦系統幾十年來一直使用直接附加的記憶體模組，以DIMM 的外型規格存在，這些模組直接連接到主機主機板和CPU，使用一個平行匯流排，系統擴充可使用的記憶體模組數量，涉及對CPU 添加記憶控制器和引腳，而這很快變得不切實際。 由於現代應用程式對記憶體的需求越來越大，特別是對低延遲和高頻寬的需求，傳統的記憶體解決方案已經不再足夠，舉例來說，人工智慧和機器學習需要大量的資料處理和快速的計算，這需要更快速的記憶體存取；同樣地，圖像處理、記憶體資料庫和即時分析等應用，也需要更大容量和更高效率的記憶體；因此，我們需要新的記憶體解決方案，以呼應這些現代應用程式對記憶體性能不斷增長的需求，這些新解決方案可能包括高速、低延遲的記憶體技術，以確保應用程式能夠高效運行並處理大量資料。 Compute Express Link™ (CXL™) 是一種高頻寬、低延遲的 CPU 到裝置連接標準，它以現有的 PCI Express®（PCIe®）基礎架構，利用了PCIe的物理和電氣介面，同時增加了額外的傳輸協定；CXL 允許記憶擴展、記憶池（固定大小區塊規劃，包括共享）、以及系統彈性的可組合性使用模型；這裡列出了 Compute Express Link™ (CXL™) 支援的三種不同類型的裝置：： Type 1: 智慧網路介面卡 (Smart NICs) 和加速器 能夠處理網路流量或特定工作負載的加速運算，具備智慧化的網路處理功能，以提高網路性能。 Type 2: 具有快取的加速器 針對高效資料存取而設計的加速器，該加速器整合了快取記憶體，以減少對主記憶體的存取延遲，這對於需要快速資料處理的應用程式特別有幫助。 Type 3: 記憶體 用於擴展系統的記憶體容量，可以提供額外的記憶體，以應付大規模資料處理和儲存需求。 由於對高密度和具備成本效益的記憶體解決方案需求不斷增加，業界普遍努力首先集中在擴展記憶體的 Type 3 記憶模組上，這些模組可以採用幾種不同的新興外型規格，它們包括 EDSFF（Enterprise and Datacenter Standard Form Factor）和 AIC（Add-In-Card）外型規格。 EDSFF 外型規格 EDSFF 由儲存網路產業協會（SNIA）維護，定義了一系列標準化的外型規格，相對於當前產業標準的固態硬盤（SSD）外型規格，具備多項優勢；EDSFF 包含 E1.S、E1.L、E3.S、E3.L 支援多種不同的 PCIe 通道設定（x4、x8 和 x16），以及多種不同的物理外型規格，所有這些規格都適用於以 CXL 為基礎的設計。 EDSFF E1.S 外型規格 EDSFF E3.S 與 E3.L外型規格 高速附加卡（AIC, Add-In-Card）外型規格 AIC 的外型規格也稱為 CEM (Card Electromechanical)，全名爲 PCI Express Card Electromechanical Specification，是最古老的 PCIe 外型規格之一，支援各種不同的裝置，從圖形加速卡到網路卡等等，相關標準可以在PCI-SIG 網站下載；AICs 支援不同的連接器尺寸和通道數（x1、x2、x4、x8 和 x16），並具有標準高度（稱為 "full height"）和半高（稱為 "low profile"）以及全長和半長的大小，這種外型規格允許安裝使用傳統 DRAM 記憶模組的 CXL AIC，提供了具有良好價值的記憶擴展選擇。 各種外型規格比較 一般而言，EDSFF 裝置的容量和功耗較低，安裝在較小的外型規格上，適用於伺服器的前置裝載(可以從伺服器的前面方便地存取或更換)；相較之下，AIC 裝置容量和功耗較高，需要內部安裝在系統中，佔用更多空間。 結論 CXL裝置有多種可用的外觀規格，完美利用了PCIe 生態系統和框架，CXL模組和卡片可以添加到現有的電腦機架、塔式機箱、和刀鋒伺服器中，無需進行機構或電氣重新設計；在占用空間和容量之間提供了一個合理的折衷方案，尤其是E3.S 是目前各記憶體大廠的主流規格，使CXL裝置能夠平滑地整合到現今伺服器系統設計中；各 CXL 相關 Type-3 裝置已紛紛投入試產與伺服器廠商和 Intel、AMD 合作進行驗證，相信不久各位在添購伺服器時會在規格表看到CXL 記憶體擴展器的選購清單。 作者： Microchip 產品線和技術規劃經理 Timothy Pezarro，以及 SMART Modular Technologies 的高級產品行銷經理 Torry Steed。 原文網址：CXL Consortium 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。

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在CXL 3.0 技術對儲存設備(Storage)產生重大影響之前，先了解 CXL 3.0 技術，儘管這一規範對先前的世代進行了改進，但也可能對儲存設備(Storage)產生更高的要求。 Compute Express Link（CXL）3.0 規範是一種更快、更昂貴的網路儲存形式，它採用了先進的技術、複雜的功能、和高頻寬需求，這些因素都會導致相應的硬體和設備成本增加，但它針對的是不同的應用場景。 CXL是系統分離的最後一步，它可以在運算系統中實現不同組件之間的高速連接和通訊；在系統分離中，不同的組件（如記憶體(Memory)、加速器、儲存設備(Storage)等）可以被解耦並獨立運行，從而實現更靈活、高效的資源配置和管理；CXL的引入將允許IT部門根據需要重新分配記憶體(Memory)資源，就像在儲存設備(Storage)、I/O、和伺服器中已經可以進行的那樣；這代表記憶體可以被視為一種共享資源，可以根據應用程序的需求進行動態分配，從而更有效地利用記憶體資源並提供更大的記憶體容量。 這種系統分離和記憶體(Memory)資源重新分配的能力，對於大型資料中心特別重要。它可以幫助解決傳統運算系統中記憶體資源浪費的問題，提高系統的可擴展性和效能，減少「困住」的記憶體。同時，它還為應用程序提供了更大的記憶體容量，跨越了單一伺服器的限制，從而可以更好地支援處理大規模資料和高性能運算的需求，這對儲存設備(Storage)將產生影響。 CXL 3.0在標準化方面取得了重大進展 根據CXL聯盟的說法，CXL 3.0規範在前幾代標準的基礎上進行了擴展，以增加可擴展性並優化系統級流程，具備交換和結構能力、對等通訊、以及跨多個運算域的資源共享功能。 CXL 3.0 將CXL從原始的CXL 1.0和1.1的PCIe 4.0，以及CXL 2.0的PCIe 5.0，遷移到PCIe 6.0；每一代的頻寬都翻倍，現在將以每秒64Gbps的速度來運行， CXL 3.0實現了幾個複雜的功能，提高了所有CXL版本在系統中的一致性，而不增加延遲，這些標準還具有向後相容性。 CXL 3.0 透過引入新的功能和技術來推進標準的發展，使得CXL在可擴展性和性能方面更加強大，新規範引入了交換和結構能力，使得系統中的不同運算域可以透過CXL互連，共享資源並實現對等通訊，同時，版本3.0還提升了頻寬，使得資料傳輸速度更快，從而支援更高效的運算和資源共享。此外，CXL 3.0的實現並未增加延遲，保持了所有CXL版本中的一致性；這表示系統中的各個組件可以有效地協同工作，共享資源和資料，提高整體系統的效能和效率。 圖片來源：TechTarget 該規範中最重要的變更涉及記憶體(Memory)，因為CXL將進行記憶體分離；在最初的版本中，CXL透過點對點方式將記憶體（或永久記憶體）連接到處理器；CXL 2.0引入了交換器，使多達16個主機可以存取多個記憶體實體（或記憶體中的一個區域或片段），進一步擴展了分離的範圍和彈性，這種分離和共享不再僅限於單個伺服器，而是擴展到整個機架，多個伺服器之間可以共享和訪問記憶體；這樣的擴展性和連接性提升，使得資源的共享和存取更加靈活和高效，能夠更好地滿足大型資料中心的需求，提供更強大的運算和儲存能力；同時，它還提供了更高的可擴充性，使系統能夠更容易地擴充和適應不斷增長的工作負載和資源需求。 CXL 3.0 技術能夠實現多個主機之間的記憶體(Memory)共享，並且無需擔心一致性問題，這對系統管理員來說是一個非常有用的功能，特別是在簡單的訊號量 (semaphores) 等場景中，訊號量（semaphore）是一種同步機制，用於控制對共享資源的存取；然而，當系統架構師開始廣泛使用這一功能時，還會發現其他更多的用途和優勢；這種記憶體共享的能力將推動創新的系統架構設計，使系統能夠更靈活、高效地利用記憶體資源，從而提供更出色的性能和功能，這也為企業和資料中心帶來了更多的機會，以滿足不斷增長的計算需求和應用場景的挑戰。 圖片來源：TechTarget CXL 3.0 對儲存設備(Storage)的直接影響 CXL 3.0 技術支援點對點的對等讀寫操作，是CXL 3.0技術中的一個關鍵特性，儲存設備(Storage)可以選擇直接將數據移入或移出記憶體(Memory)，，而無需透過主機(Host)介入，這種通訊方式可以在主機之間實現直接的資料傳輸，不僅提高了速度，還減少了延遲，主機可以直接存取其他主機的記憶體，進行高效的資料交換和共享，而不需要額外的中間處理。在CXL 2.0的遠程直接記憶體訪問（RDMA）方法中，主機會介入傳輸並降低速度，因此這一改變使得CXL 3.0的速度比RDMA顯著更快，同時，這也使處理器免於管理此任務。 在完全不同的面向來看，CXL 3.0 對記憶體(Memory)共享的支援，代表目前透過儲存設備(Storage)進行通訊的軟體，最終會將該通訊轉移到共享記憶體中，這將再次加快處理速度，從而使整體的輸入/輸出頻寬增加，即使訊息傳遞的任務已經不再依賴於儲存設備。然而，實現這種改變可能需要相當長的時間，因為它需要對軟體進行一系列結構性的改變，這樣的改變往往需要多年的時間才能實現。 第三，記憶體池化(Memory Pooling)將使對記憶體(Memory)需求龐大的應用程式，可以存取比目前更加經濟的記憶體，即使是最大型的應用程式的全部程式碼和資料集，也可以完全存放在記憶體中，避免了分頁錯誤的發生；這將在執行任務時減少輸入/輸出流量，但同時也對儲存設備(Storage)施加了巨大的壓力，要求其在一個任務結束並將其記憶體重新分配給另一個任務時，能夠快速回應。 CXL的目標是在不增加成本的情況下提高系統的效能，當CXL 3.0技術改進了記憶體(Memory)管理，提高了記憶體的效能和可用性時，其他系統部分也需要相應地跟上步伐，以確保整體系統的平衡和最佳效能。如果其他部分無法適應記憶體管理的改進，它們可能成為整個系統的瓶頸，限制了整體效能的提升；由於伺服器的效能提高，CXL將增加對儲存設備(Storage)的頻寬需求，因為伺服器的效能提高，對資料的需求也增加。 舉個例子，當記憶體管理改進使得更多的記憶體可用並且可以更快地存取時，其他系統元件，例如處理器、儲存設備、和輸入/輸出接口，也需要具備相應的性能和頻寬來處理更高的資料流量和快速的記憶體存取；如果這些元件無法配合新的記憶體管理功能，它們就可能成為系統的瓶頸，限制了整體系統的效能提升。 因此，在採用CXL 3.0技術時，系統架構師和開發者需要全面考慮整個系統的各個方面，確保它們能夠適應和支援新的記憶體管理能力，以充分發揮CXL的優勢並實現系統的最佳效能；這可能涉及對硬體設備進行升級或優化，調整軟體配置、和優化程式碼等措施，以確保整個系統能夠充分利用記憶體管理的改進帶來的好處。 CXL 3.0對儲存設備(Storage)的間接影響 CXL 3.0 與記憶體(Memory)的關係比儲存設備(Storage)更多，但它很可能加速運算，這將對儲存性能提出更多要求，但這種情況幾乎總是如此嗎？ CXL 3.0 規範於2022年8月發布，可能需要大約一年的時間才能在硬體上廣泛使用；然後，管理員需要升級應用程式以充分利用CXL 3.0技術所提供的一切，這也需要一些時間；主流的變更可能需要數年時間才能實現。 好的一面是，這使得管理員在需要擔心CXL 3.0對系統的影響之前有足夠的時間熟悉這項技術。 原文網址：TechTarget VIAVI Solutions XGIG 5P16 CXL 協定分析與驗證平台 XGIG 5P16 協定分析與驗證平台 是一個針對 PCI Express 5.0/CXL 協定的分析和驗證平台。它具備支援最新的PCIe、NVMe和CXL協定規範的能力，同時提供強大的專家系統（Expert System），以幫助您快速檢測PCIe每一層的錯誤。 這個平台還具備LTSSM（Link Training and Status State Machine）功能，它能清晰顯示每個狀態的行為模式，有助於快速排除故障。LTSSM是用於PCIe連接的狀態機，透過監控和分析其行為，您能夠快速識別並解決問題。 XGIG 5P16平台的最高配置支援16通道，可實現32GT/s的傳輸速度。這使得它在高速連接和大容量資料傳輸方面非常強大。此外，該平台還支援同時串接多台VIAVI Xgig系列產品，這樣您就能擴展測試能力，進行更複雜的A-J-A（分析-錯誤注入-分析）模式測試。這種模式下，您能夠在資料流中注入錯誤並進行分析，以測試系統的容錯性和恢復能力。 VIAVI Solutions XGIG 5P16 在 CXL 應用中，可以提供以下測試功能： 頻寬測試： XGIG 5P16 可以測試 CXL 介面的頻寬性能，確定其在資料傳輸方面的效能；它可以捕捉並分析 CXL 通訊的資料流，以評估其頻寬的利用率和效率。 協定分析： XGIG 5P16 可以解析和分析 CXL 通訊協定，確保通訊的正確性和一致性；它可以檢測和識別任何協定錯誤或異常，幫助使用者進行除錯。 延遲測試： XGIG 5P16 可以量測 CXL 通訊的延遲時間，包括從發送端到接收端的傳輸延遲和處理延遲；這有助於評估 CXL SSD 的性能和響應時間。 效能評估： XGIG 5P16可以透過模擬不同工作負載和資料流量的情境，對 CXL SSD 進行效能評估；它可以測試SSD 的性能極限，並提供有關傳輸量、IOPS 和延遲等指標的評估。 故障排除： XGIG 5P16 提供了強大的故障排除工具，用於檢測和解決 CXL SSD 通訊中的問題；它可以識別資料封包丟失、錯誤、或重複等問題，並幫助使用者定位和解決故障。 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。

什麼是PCIe? Peripheral Component Interconnect Express，簡稱PCIe，是一種高速電腦匯流排， 為不同配件連接的標準。 PCIe可以使電腦的CPU與內存可以連接到其他外部配件，而其本身作為一種高速傳輸接口，可以包括PCI與ISA (Industry Standard Architecture) 在內並行的匯流排。 透過點對點存取，與前一代產品相比速度有明顯提高。 PCI匯流排有32位元與64位元兩種版本，而AGP (Accelerated Graphics Port) 是專門針對頻寬需求超過PCI匯流排所能夠提供的GPU連接所設計的，至今，兩種接口基本上已經被PCI Express所取代。 在二十一世紀初，內部硬體與外部設備計算頻寬需求提高，使得新一代PCI營運而生，與傳統PCI相比，PCIe最大的優勢在於他利用串列介面(utilizes a serial interface) ，而不是PCI的並行介面，另外一個優勢是使用獨立匯流排而非並行的模式。 透過多通道連接的方式，傳輸速度進一步增強，依照連接數定義，每增加一個通道(x1 ~ x16)，傳輸量就對應增加。 目前PCIe標準已經被廣泛接受與普及，各種外部配件已經採用PCIe介面，包括USB、藍牙與GPU等， GPU與外部儲存配件就是實現在PCIe架構上的例子，PCIe體現了圖形處裡與電腦效能增進優勢。 PCIe架構 與PCI相比，PCI Express架構在傳輸速率上有相當大的突破，且在後續更新版本也有顯著的提升。 傳統PCI使用Common Address、Data與Control Lines，而在PCIe中透過點對點、提供獨立鏈路的方式避免了互相影響。 PCIe透過封包 (Packet)的方式進行傳輸，PCIe傳輸層處裡負責封包解析。 而也因訊號差異，PCI與PCIe插槽並不兼容。 PCIe規格與版本 PCIe開發出多種規格，命名方式有所不同，了解PCIe規格與版本是否相容於系統相當重要。 PCIe版本 2002年從PCIe 1.0以來，為了滿足更多頻寬增長的需求，持續推出新的版本，PCIe 1.0為2.5GT/s，直至現今2019年發布PCIe5.0為32GT/s，再加上性能改善，與新功能補充，顯著提高了PCIe於運用上的能效。 但也因每隔幾年就翻倍頻寬，再加上CPU、內存亦快速增加的挑戰，生產開發過程的除錯工具也變得至關重要。 PCIe大小 所有PCIe Express板卡大小與針腳數由連接的通道數決定。 與PCI不同，PCIe板卡可安裝在各種尺寸的插槽中，只要板卡不小於插槽即可適用，如X1可插上X1、X4、X8、X16插槽。 若是插槽有預留空間，也可以反過來將X16板卡插入X4插槽，當然如此一來實際運作的頻寬也僅X4。 至於可以在PCIe板卡上的頻寬，會由CPU或主機板上的PCIe控制器來定義，如CPU於PCIe控制器為PCIe 4.0版，則PCIe 5.0的板卡也只能以4.0版板卡運行。 PCIe測試挑戰 於早期PCIe 1.0時，可用頻寬僅8GB/s，隨著疊代速度加倍，將PCIe 5.0速度提高到最高X16通道達128GB/s。 隨著頻寬增加，除了訊號、走線外，PCIe標準上的相容也非常重要。 PCIe和NVMe NVMe是專門建立於PCIe之上而開發的固態儲存標準，NVMe利用PCIe架構，獲得了兩倍於12Gbps SAS接口的讀寫速度。 再加NVMe不需要使用傳統的I/O控制器，而是通過PCIe利用與CPU直接連接，有效地組合PCIe與NVMe。 因此，能夠在大頻寬下精確解碼的PCIe/NVMe測試設備即相當重要。 另外，NVMe over Fabrics (NVMe-oF)也會在NVMe儲存端與主機端增加更多的測試挑戰，包含跨多標準範圍，同時又要達到10µs或更低的延遲要求，雖然NVMe-oF標準本質上與NVMe類似，但傳輸機制在分析上增加了更多的複雜性，於此階段的測試設備，要能夠符合NVMe主機端至設備端包含PCIe、Ethernet、Fibre Channel、Jammer(錯誤注入測試)等需求。 PCIe 4.0 PCI Express 4.0於2017十月發布，除了提高速度與頻寬外，還有lane margin與低延遲等進步。 為了要額外提供功能，例如Extended tag、credit、 I/O virtualization等優化，使得測試與錯誤分析更加複雜與困難，也因為高速頻寬，使得大量訊號分析與大容量的測試設備內存條件都不可或缺。 PCIe 5.0 與 CXL 2019年5月發布PCIe 5.0，快速地疊代使得開發週期顯著加速，除了速度頻寬加倍，也有重大的架構更改。 延續了PCIe 4.0的128/130b編碼格式與NRZ訊號，也為了加強兩倍速度提升，電子訊號設計強調了訊號完整性與EQ(equalization)，這種大量I/O性能使得PCIe 5.0成為400G以太網於雲運用上的絕佳選擇，也相當程度地挑戰測試設備於訊號處理的能力。 CXL (Compute Express Link) 隨PCIe 5.0發布，如NVMe，CXL是在PCIe上定義另外一組標準，最大差異在於對目標端記憶體的運用，用來降低儲存時間的延遲，將原本PCIe透過DMA (Direct Memory Access) 傳輸約500ns的瓶頸，透過CXL於記憶體的運用，可降低到150ns。 CXL三種模式中，CXL.io與傳統PCIe類似，而CXL.cache提供裝置端取用主機端的記憶體，CXL.mem提供主機端取用裝置端記憶體，後兩者透過CHA模式 (Caching Home Agent) 建立類似記憶體延伸的方式，降低原本DMA模式須橫跨多元件的延遲時間。 由於架構改變與更多建立於PCIe 5.0上的協定，更加超越先前PCIe 4.0的測試挑戰，使得協定分析儀於開發過程中的腳色更加不可或缺。 PCIe 測試設備價值 從PCIe1.0發布以來，透過開發各式各樣的PCIe測試設備與軟體，有效地讓PCIe測試挑戰都能夠被滿足。 PCIe的測試工具，目標在於準確的量測性能、快速檢測問題與模擬多樣條件，來提供穩定又全面的分析，再加上能滿足更加創新的協定與複雜條件，讓PCIe測試設備成為更重要的選擇。 PCIe透過 LTSSM (Link Training and Status State Machine) 機制進行連線，總共包含11個States與更多Substates，狀態之間的切換已無法透過傳統分析的模式進行，透過PCIe測試設備，可以更加直觀方便地顯示狀態與發送TS (Training Sequences) 封包的關聯。 也因為PCIe創新的功能，使得主機與裝置之間的相容性更加複雜，例如 Unsupported Request (UR) 等機制，可透過協定分析設備直接檢視相容性資訊，或是快速找出Advanced Error Reporting(AER) 與相關的Uncorrectable Errors和Correctable Errors 問題，與簡便的標準文件說明。 PCIe 5.0協定分析儀 能詳細檢視流量與鏈路性能，同時滿足傳輸速度與儲存容量，還實現了其他產品無法達到的即時流量顯示與錯誤模擬功能。 不僅如此，還要能夠持續更新與新增分析功能與報告產出，讓PCIe開發與除錯都能夠獲得高效率服務。 PCI-SIG The PCI Special Interest Group (PCI-SIG)作為確保PCIe系統操作時的完整性與規範測試定義標準，目前有超過800個成員，依據PCI-SIG規範來進行產品開發，這些標準定義對組織成員開放。 PCI-SIG也提供PCIe完整性測試研討會，可以對產品透過設備進行各項綜合測試。 PCI-SIG規範Electrical Testing、Configuration Testing、Link Protocol Testing、Transaction Protocol Testing 與Platform BIOS Testing。 如同資料傳輸增加外，鏈路拓樸也更加複雜。 因此會透過模擬方式且對訊號完整進進行優化來評估PCIe鏈路，也可以在物理層協定來驗證封包傳輸是否可靠，而驗證不預期錯誤與完整性，亦可在傳輸層協定測試。 PCIe測試工具 隨著PCIe發展，對應的測試設備也要不斷創新以滿足更加複雜的需求。 也因為測試難度提高，因此選擇功能豐富且耐用的測試設備就更加重要，同時亦要考量培訓服務與認證功能等，再加上要注意產品對應的PCIe接口相容性，與配對的不同協定時，使用多設備關聯之考量。 錯誤模擬與注入(Jammer) Jammer意旨干擾通訊線路，可以即時變更實際封包進行錯誤模擬。對於PCIe測試，Jammer就是一種錯誤注入工具，可以模擬真實情境來縮短測試週期，透過自動化測試腳本，可以重現與模擬多種形態的測試場景。 Xgig Solution提供Jammer功能，可透過條件來控制測試過程，提供精確的封包修改，與全面性的覆蓋測試，並且能配合PCIe分析，加上便利的觸發條件，準確分析錯誤注入對實際設備產生的效果進行檢視。 分析儀(Analyzer) 協定分析儀已經是PCIe開發過程中通用的測試工具，提供實際PCIe通道上的各種封包量測與監控，加上觸發、過濾與錯誤報告等功能，可提供快速分析與錯誤檢測功能。 Xgig高規格的分析儀提供良好的訊號抓取與流量檢視，再加上方便的分段儲存功能，提供業界最高度彈性的儲存空間利用。 Xgig分析儀提供同時進行錯誤模擬注入與協定封包抓取，操作時亦可兼容所有PCIe鏈路通道規格。 也提供各層顯示的錯誤警報功能等。 軟體 為了滿足PCIe開發測試過程中的各種需求，Xgig提供豐富軟體功能，根據開發的標準與過程，快速且高效率的提供解決方案。 其中Xgig提供專業分析軟體，提供方便介面檢視數據分析、調教與故障排查，透過自動化分析與簡便操作流程，可減少PCIe大頻寬之下大量數據分析的壓力。 PCIe故障排除 要對PCIe進行故障排除相當具有挑戰，需要透過合適的PCIe測試工具進行。 其中關鍵包括完整取得高流量封包與了解常見問題。 包含速度問題、訊號調適(EQ, Equalization)、通道問題與品質問題等。 可以透過錯誤報告功能，針對抓取到的封包內容比對標準定義進行特徵分析，快速錨定問題如Timeout或傳輸中斷等條件。 PCIe分析儀必須要搭配有效的故障排除工具，才能對於大量封包的情境進行分析；另外，準確的觸發條件與過濾功能，也能提高故障排除效率。 PCIe未來發展 隨著PCIe 5.0發布，為PCIe開拓了更多可能性，就如同PCIe 4.0版本，新版本除了頻寬加倍外，也在不同層片進行創新，又能同時兼容PCIe 4.0與PCIe3.0，因此主板與對應的接口也面臨跨版本的相容性問題。 Xgig於PCIe設計過程中，將此問題納入考量，提供相當程度的軟硬體整合與相容，讓Xgig方案能夠適應於市場上各式各樣的PCIe產品。 PCIe 6.0也預計要在2021年發布，將提供驚人地256GB/s的雙向頻寬與64GT/s速路，來滿足機械學習、人工智能與其他新興尖端科技的需求，因此在解決方案上，VIAVI也盡可能的在性能方面提供更多的突破。 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。

March 23, 2022 VIAVI Solutions 今日宣布 PCI-SIG 已完成相關流程並批准了 VIAVI Xgig PCI Express (PCIe) 5.0 協議訓練器 (Exerciser) 以 32GT/s連結 (Link) 和傳輸 (Transaction) 協議測試的合規性，PCI-SIG SEG 子工作群組確認 VIAVI 結果符合 PCIe 5.0 合規性規範要求，PCI-SIG 是負責開發和維護 PCIe 規範的工作團隊，而 PCIe 規範是 I/O 數據傳輸的實際標準。 Xgig PCIe 5.0 協議訓練器產生的測試結果，在 PCI-SIG 的全球研討會之一被執行時，都將計入官方 PCIe 5.0 整合商列表中的產品驗收清單中；有鑑於 VIAVI 成為 PCI-SIG 研討會認可的測試設備 (TE) 供應商，允許 PCI-SIG 成員在研討會間使用 VIAVI 合規性測試工具進行測試。 PCI-SIG 群組擁有 900 多個成員，其中包括全球最大的晶片製造商，在每個新規範發佈時，該組織的目標是將合規的元件和設備的傳輸速率提高一倍；下一個世代 - 第 5 代 PCI-SIG 合規性研討會定於 4 月 18 日至 22 日在美國加利福尼亞州伯靈格姆 (Burlingame, CA, USA) 舉行。 “PCI Express 技術是讓幾乎所有形式的運算能成功的關鍵標準”，VIAVI 實驗室和產線事業部資深副總裁兼總經理 Tom Fawcett 表示，“然而，很少有公司具備處理 PCIe 合規性測試的專業知識，我們期待持續支援 PCI-SIG 群組，並為他們提供推進 PCIe 5.0 技術及後續技術的基礎。” “PCIe 合規性測試是我們標準化工作的基礎”，PCI-SIG 主席兼總裁 Al Yanes 表示，“VIAVI 在這項工作中發揮了作用，我們期待在今年四月的合規性會議上與 VIAVI 和我們的其他成員會面”。 相關產品 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。

VIAVI 於今日宣布 PCI-SIG 已認證 VIAVI Xgig PCI Express (PCIe) 5.0 協定訓練器 (Exerciser)，可用於 32GT/s 鏈路層與事務層的協定一致性 (Link and Transaction protocol compliance) 測試，PCI-SIG SEG (Serial Enabling Workgroup) 工作小組確認 VIAVI 符合PCIe 5.0 一致性規範要求；PCI-SIG 是負責開發和維護 PCIe 規範的小組，PCIe 規範則是 I/O資料傳輸的實際標準，它沿用既有的PCI 編碼概念及訊號標準，並且構建了更加高速的串列通訊系統標準。 Xgig PCIe 5.0 協定訓練器 (Exerciser) 所產生的測試結果，在 PCI-SIG 全球研討會所執行時，將列入 PCIe 5.0官方整合商列表中的產品認證 (product's acceptance)；有鑑於 VIAVI 成為 PCI-SIG 小組認可的測試設備 (TE) 供應商，因此 PCI-SIG 成員可使用 VIAVI 一致性測試設備在研討會間繼續進行測試。 PCI-SIG 擁有 900 多個成員，其中包括全球最大的晶片製造商，該組織的目標是在每個新規範發佈時，將元件和設備的資料速率提高一倍，下一次的第 5 代 PCI-SIG 規範研討會，乃定於 4 月 18 日至 22 日在美國加州伯靈格姆舉行。 VIAVI 實驗室和生產業務部高級副總裁兼總經理 Tom Fawcett 表示：” PCI Express 技術為幾乎所有形式的運算，奠定了成功的基礎 ”，” 然而，很少有公司具備處理 PCIe 一致性測試的專業知識，我們期待繼續攜手 PCI-SIG，並為他們提供推進 PCIe 5.0 技術及下一代技術的基礎。” PCI-SIG 主席兼總裁 Al Yanes 表示 “ PCIe 一致性測試是形成規範的基礎 ”，” VIAVI 在這項工作中發揮了作用，我們期待在今年四月的一致性研討會上，與 VIAVI 團隊以及其他會員碰面。” 什麼是PCIe 5.0？ 第5 代快速周邊元件互連稱為 PCI Express 5.0，它也被稱為 PCIe Gen 5、PCIe5 和 PCIe 5.0；PCIe 技術於 2003 年首次推出，現已成為使用點對點訪問匯流排，將高速元件連線到主機板的標準介面；在 PCIe 3.0 和 PCIe 4.0 相隔 7 年之後，PCI Express 5.0 規範的開發和發布緊隨 4.0 之後，頻寬又增加了 2 倍，PCI-SIG 已經發布最終的PCIe 5.0 標準。 相關產品 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。

隨著存儲、網路卡、顯示卡以及加速運算卡等產品開發從現行趨於成熟的 PCIe 4.0 技術轉向引入 PCIe 5.0 技術，產業發展也將開始在其未來產品藍圖中採用PCIe 6.0技術，以利未來優化其產品並利用 PCI Express 技術提供的高頻寬和低延遲。 PCI Express（PCIe）標準組織 PCI-SIG 宣布正式發布了 PCIe 6.0 規範，達到了64 GT/s的速度。 PCI Express（PCIe）規範在近二十年間實際上已經成為了互連的標準，PCIe 6.0 規範的技術發展，將頻寬和功耗效率提升了一倍，相較於PCIe 5.0規範（32 GT/s），同時滿足了產業對高速低延遲互連的需求；PCIe 6.0技術是資料密集型市場（如資料中心、人工智能/機器學習、高性能運算、汽車、物聯網、和軍事/航太等）的成本效益高且可擴展的互連解決方案。 PCIe 6.0 技術發展的特點 64 GT/s的原始資料速率，透過x16配置可達到256 GB/s的傳輸速率 使用4級脈衝振幅調變（PAM4）訊號傳輸，利用產業中IEEE 802.3 Gigabit Ethernet已經採用並且有量產產品的的PAM4技術 輕量前向錯誤修正（FEC）和循環冗餘校驗（CRC）技術，降低PAM4訊號傳輸中的位元錯誤率 以 Flit（流量控制單元）的編碼為基礎，支援PAM4調變，並與FEC和CRC協同工作，實現雙倍的頻寬增益 更新Flit模式下的資料封包佈局，提供額外的功能並簡化處理過程 與所有前一個世代的PCIe技術保持向下相容性 PCIe 6.0 規範：針對資料為中心的應用提供不斷演進的性能 下一代的應用頻寬將加倍 在宣布 PCIe 5.0 規格不到三年後，新的規格面世，實現了 PCI-SIG 每次發布規格都將頻寬加倍的承諾。PCIe 6.0 技術的進一步演進將對於高性能計算 (HPC)、資料中心、邊緣運算、人工智慧、和機器學習 (AI/ML)、汽車、物聯網 (IoT) 和軍事/航空航天等數據密集型市場產生莫大助益，同時進一步鞏固了 PCI Express 穩坐高速接口標準的龍頭。 PCIe 6.0 規格的主要優勢包括： 雙倍頻寬： 將資料傳輸速率提升至 64 GT/s，比 PCIe 5.0 規格的資料傳輸速率提高一倍，為 x16 通道提供高達 256 GB/s 的最大雙向頻寬 低延遲： 利用固定大小的流控制單元（Flit）為基礎的編碼，允許使用輕量前向錯誤修復（FEC），以及 4級脈衝振幅調變（PAM4）訊號 (註一)、和強大的循環冗餘檢查（CRC），且不影響延遲。 向下相容性： 保持與所有前世代的PCIe技術的相容性，保護客戶的投資並支援與數百萬現有產品的連接性。 註一、PAM4 4級（PAM4）訊號調變是一種使用四個不同的脈衝振幅來表示資料的訊號調變技術，對於傳統的二進制調變技術（如2級NRZ）具有更高的資料傳輸效率。透過在每個時鐘周期內使用四個不同的脈衝振幅，PAM4可以在單一時鐘周期內傳輸兩個 bit 的資料，從而實現更高的傳輸速率。這種技術在高速資料傳輸中得到廣泛應用，特別是在 PCIe 6.0 規範中用於提高頻寬和效能。 深入探討FLIT模式、PAM4和前向錯誤修正（FEC） 即將到來的PCIe 6.0規範引入了Flow Control Unit (FLIT) 編碼，使該規範能夠提供低延遲和高效率；PCIe 6.0架構採用了FLIT模式，因為錯誤修正需要在固定大小的封包上操作；一旦鏈路在FLIT模式下運行，任何降低資料速率的速度變化，也必須使用相同的FLIT模式；一旦啟用，FLIT模式將在鏈路中持續適用，不受速度影響；，可實現高頻寬效率、低延遲和減少佔用空間。 PCIe 6.0規範還引入了PAM4（四級振幅調變）訊號和前向錯誤更正（FEC），使得PCIe 6.0規範能夠實現低延遲、低複雜度和低頻寬開銷(low bandwidth overhead)。 前向錯誤更正（FEC）是一種用於檢測和修正傳輸過程中錯誤的技術，透過添加冗余訊息到資料中，FEC能夠檢測和自動修正一定程度的錯誤，從而提高資料傳輸的可靠性和穩定性。 結合PAM4信號和FEC技術，PCIe 6.0規範能夠實現低延遲，即在資料傳輸過程中的時間延遲非常小。同時，它還能夠降低系統的複雜度，使得設計和執行更加簡化。此外這些技術還能夠減少頻寬開銷，也就是資料傳輸中所需的額外頻寬量非常的小。 有關 FLIT 模式的問題 FLIT中失敗的定義是什麼？ 每個FLIT都受到循環冗餘檢查（CRC）和3路的交錯前向錯誤更正（FEC）的保護，接收設備在接收到FLIT後進行FEC解碼，對每個FEC 群組內的可更正錯誤進行修復；解碼完成後，進行CRC檢查；如果CRC檢查失敗，接收設備可以透過向傳送設備發送NAK（未確認）來表示該FLIT未成功接收；NAK導致重播 (將已經傳送的FLIT重新發送一次的動作，這個過程中，FLIT的內容被重複傳送)，使FLIT在沒有任何錯誤的情況下重新播放和傳遞。如果後續FLIT表明有錯誤的FLIT僅包含無操作（NOP）的傳輸層封包，則可以進行優化，使重播變得不必要。 “Failure in Time”（FIT）是用於衡量可靠性、或故障率的指標，它顯示出在109小時內獲得的“故障”數量；當CRC在存在位元錯誤的情況下通過檢查，會導致潛在的資料完整性問題時，我們定義為故障。這就是為什麼我們總是使用具有非常低混淆概率強大的CRC，即使存在多個錯誤；在FLIT的上下文中，如果一個錯誤的FLIT，在FEC修復後仍然是錯誤的，並且後續的CRC檢查仍然通過（即CRC無法識別錯誤，“混淆”與正確的代碼相同），則被視為故障。我們希望FIT在任何鏈路寬度上都明顯小於1；我們的分析顯示，我們預計FIT約為5 x 10-10，幾乎等於0，在這方面，PCIe 6.0規範與之前的幾代相比，是一個非常強健的互連技術。 每個FLIT之間是否需要進行交握 (handshake)？這將在需要使用Retimer的長通道上增加明顯的延遲。 每個傳輸的FLIT都有專用的插槽（DLP 0和1中的2個Bytes）用於對接收到的FLIT進行確認（ACK）/不確認（NAK），以達到頻寬匹配。此外，我們還可以透過確認接收到的FLIT的最新序列號碼來同時確認多個FLIT；由於每個FLIT都有一個專用的插槽來管理ACK/NAK，所以除了到達傳輸的FLIT插槽的延遲之外，不會產生任何額外的延遲。 這是否意味著每個FLIT將傳輸一個傳輸層封包（TLP） （例如：Cpl或是CplD） 不一定，一個 TLP 可以跨越多個 FLIT，而一個 FLIT 也可以包含多個 TLP，這取決於 TLP 的大小；每個 FLIT 的大小為 256 Bytes 中的 236 Bytes 可以用於傳輸部分 TLP，以及一個或多個 TLP。 為何PCIe 6.0採用不同的 FLIT 大小？ 我們在 PCIe 6.0 規格中只有一個 FLIT 大小，即 256 Bytes；我們曾考慮過不同的大小，最終選擇了 256 Byte 的 FLIT 大小，以期在頻寬效率和延遲之間達到合適的平衡。 為何保持 FLIT 大小為 256B？ 我們考慮了各種 FLIT 大小，最終選擇了 256 Bytes 的大小，其中 TLP 負載佔 236 個位元組，TLP 效率為 92%。 我們評估了更高的 FLIT 大小，例如 740 Bytes，其中 20 Bytes 用於資料鏈路層有效負載（DLP）、CRC 和 FEC，720 個位元組用於 TLP 負載，TLP 負載效率約為 97%。雖然這個選項在 FLIT 大小上有所改進，但由於造成的 FLIT 堆積，延遲將增加 3 倍（例如，x4 連接將增加額外的延遲達 16 ns，超出我們目前的狀態）。 我們還考慮了較低的 FLIT 大小，例如 64 Bytes，其中 44 Bytes 用於 TLP 負載，結果 TLP 負載效率約為 69%；然而，這個選項只會帶來約 6 ns 的微小延遲節省。 256 個位元組的 FLIT 大小是一個最佳的選擇，可以使我們超越 PCIe 6.0 規格在頻寬效率和延遲等關鍵指標上的要求。 FLIT 的大小為 256 個位元組，這是最小的傳輸單位嗎？例如，一個僅有 16 個位元組的記憶體讀取 TLP，是否仍然需要 1 個 FLIT？ 一個 FLIT 可以在 256 個位元組的 FLIT 中的前 236 個位元組內包含多個 TLP；例如，我們可以在不同的虛擬通道上使用 14 個 16 位元組的讀取請求，佔用了可用的 236 個位元組中的 224 個位元組，並且還可以將第 15 個讀取請求的前 12 個位元組放入同一個 FLIT 的剩餘空間中；第 15 個讀取請求的剩餘 4 個位元組將佔用下一個 FLIT 的前 4 個位元組。 對於 FLIT 模式，如果一個 TLP 的有效載荷大於 256 個位元組，它將會以兩個 FLIT 來傳送，對嗎？ 是的，即使 TLP 的有效載荷為 256 個位元組，如果它開始於第一個 FLIT 的末尾，該 TLP 也可以跨越 3 個 FLIT。 如果資料的有效負載小於 242，那麼在 FLIT 中會使用 0 進行填充嗎？ 如果有後續的 TLP，它可以在同一個 FLIT 上開始；只有在沒有可發送的 TLP 時，我們才會使用 NOP 填充 FLIT。一個 TLP 不需要在 FLIT 內的任何邊界上開始或結束，TLP 可以在 FLIT 中進行打包，但會受一些規則的限制。 由於 DLP 不能單獨發送，是否需要將它們與 TLP 一起填入 FLIT發送？ 由於每個 FLIT 都有專用的 6 個bytes用於 DLP，因此在 TLP 和 DLP 之間沒有直接的依賴關係；為每個 FLIT 提供專用bytes的理由是為了提高封包的效率，減少延遲，同時減少區域開銷。 PCI Express（PCIe）6.0規格中的支援功能 PCIe 6.0規格將提供多項功能，包括傳輸層封包（TLP）有效負載、編碼和解碼、共享信用池 (shared credit pooling, 註3)、前向錯誤修正（FEC）、CRC錯誤修正等。PCIe 6.0架構引入了PAM4訊號傳輸，需要使用FEC機制來降低高錯誤率（FBER）；PCIe 6.0架構的通道損耗與PCIe 5.0架構相似，使用現有材料，大約在主機板上為12英寸，在插卡上為3-4英寸；然而，這些只是粗略估計，確切的dB值仍在評估中；請查閱下文【PCI Express（PCIe）6.0規格中的支援功能】獲的更多詳細資訊。 註3、Shared credit pooling（共享信用池） 是指在PCIe架構中的一種機制，用於管理和分配傳輸資源的許可。 在PCIe通訊中，發送端需要獲得接收端的許可（credit）才能傳送資料。這些信用用於確保通訊的順序和公平性；然而，傳統的PCIe架構中，每個發送器和接收器之間都有獨立的許可，這可能導致資源分配不均衡和性能瓶頸。 共享信用池的概念，是將所有發送器和接收器之間的許可，集中在一個共享池中，並由共享調度器進行管理；這樣可以更有效地分配和利用資源，提高整體系統的性能和傳輸量；共享信用池可以根據通訊需求動態地調整許可分配，確保公平性和有效性。 PCIe 6.0規範中支援的TLP負載大小是多少？ 與現今的PCI Express技術一樣，TLP的負載大小可以從0 DW（字元，相當於4位元組）到1024 DW不等，儘管最大負載之大小機制的改進，通常會鼓勵實現最大負載大小為128 DW（512位元組），同樣支援TLP前綴，不過方式上會有所修改。從傳輸層的角度來看，TLP的大小也大致相同，改變的是TLP中位元的排列方式，這樣傳輸層可以透過查看固定位置的封包來處理TLP，而無需依賴物理層來識別每個TLP的開始和結束，有助於提高效率，因為我們將不再產生訊框開銷。 PCIe 6.0規範中的編碼和解碼與PCIe 5.0規範有何不同？ 對於64.0 GT/s的資料傳輸速率，我們必須採用PAM4訊號編碼，這導致了高錯誤率（FBER）；高錯誤率要求我們引入前向糾錯（FEC, Forward Error Correction）機制，將重播機率降至可接受的水平，FEC在一個固定數量的符號上運作；如果我們保持舊的編碼方式，分別保護每個TLP/DLLP/IDLE，則編碼大小將動態變化，然後，帶有獨立FEC保護的訊框控制符 (token)，用於表示下一個FEC編碼大小的符號數量，將導致互聯連接非常低效率。透過使用受FEC保護的固定大小符號，可以輕鬆轉換到以 FLIT為基礎的編碼，因為它們具有固定的大小；FLIT是傳輸的基本單元，具有可變大小的TLP、或DLP等。 共享信用池（Shared Credit Pool）是否屬於 PCIe 6.0 規格的一部分？ 共享信用池（shared credit pool）將成為 PCIe 6.0 規範的一部分。對於接收端而言，實施共享信用池是一種選項，但對於 PCIe 6.0 裝置作為發送端，支援共享信用池是強制性的；共享信用池與資料速率、或 FLIT 模式支援是正交的，因此 PCIe 6.0 裝置可以以 32.0 GT/s 的資料速率運作，同時仍使用共享信用池。 在機構形式和耐用設計方面有哪些變化？ 機構形式 (form-factor) 的規格通常會晚於基本規格的制定之後，這是預期的，因為我們需要基本規格的相關資訊來制定機構形式的規格；因此，現在討論形式因素的變化還為時尚早，例如：卡片電氣機構規格 (CEM, Card Electro Mechanical, 註4)。我們的目標是保持與前一世代的一致性，即使對 PCIe 6.0 插槽/形式因素需要進行少量變更，也能實現完全向後兼容。 註4、卡片電氣機構規格 (CEM) Card Electro Mechanical (CEM) 是指卡片電氣機構規格，它是一種用於描述PCIe卡片尺寸、外觀和連接器配置的標準規格；CEM規格確定了卡片的物理尺寸、插槽定位、和卡片連接器的佈局，以確保卡片在不同系統和插槽中的相容性和互換性；這有助於確保PCIe卡片能夠正確安裝並與主機系統進行正確的連接和通訊。 PCI-SIG是否要取消對x32的支援？ 雖然基本規格中存在x32和x12模式，但從未被採用，也沒有相應的卡片尺寸規格、或設計，支援這些寬度。自從PCIe 1.0規格以來，其他寬度（x1、x2、x4、x8和x16）已廣泛被採用；經深思熟慮後，我們決定不再支援x12和x32模式。 在PCIe 6.0規格中，參考時脈 (reference clock) 是否有任何差異？ 我們將延續與PCIe 5.0規格和之前的世代相同的參考時脈，以及支援共通時脈、SRNS和SRIS模式 (註5) 的時脈支援。 註5、SRNS和SRIS時脈模式 SRNS和SRIS是PCIe（PCI Express）規範中的兩種時脈模式，這兩種時脈模式的使用可以幫助確保PCIe系統的可靠性和性能，並減少可能對其他設備產生的電磁干擾。 SRNS代表"Spread Spectrum Non-Spread"，它是一種時脈展頻技術，用於減少電磁干擾（EMI）的影響，透過對時脈訊號進行微小的頻率變化，SRNS可以降低高頻訊號的能量集中度，從而減少干擾。 SRIS代表"Spread Spectrum Independent Spread"，它也是一種時脈展頻技術，但與SRNS不同，它的展頻頻率是獨立於其他設備的，SRIS可以在系統中的每個PCIe設備上獨立選擇展頻頻率，這有助於進一步減少干擾和提高系統穩定性。 10-6錯誤率考慮的通道數量是多少？ 對於10-6錯誤率 (每傳輸10^6個位元中所出現的錯誤數量)，不論是多少條通道（lanes），錯誤率都是基於位元數（bits）計算的。 在PCIe 6.0技術模式下，給定FLIT大小為256B，什麼樣的TLP大小能夠達到最大效能？ 即使在FLIT模式下，每個TLP的固定開銷中，移除了每個TLP的固定開銷，並引入CRC和DLLP，TLP的效能，仍然隨著較大的負載大小而提升；因此，雖然在FLIT模式下，較大的TLP負載大小對頻寬效能的提升有所減弱，但仍然存在改善；例如，在FLIT模式下進行100％讀取或寫入操作時，對於TLP負載大小為512B與4KB，鏈路效率，從0.89提高到0.91。 而對於50-50混合操作 (讀取（read）和寫入（write）操作以相等的比例進行)，512B與4KB之間的差異更加明顯，分別為0.86與0.91；因此，負載大小取決於使用模型，增加負載大小會增加延遲（例如，在512B和4KB負載之間，x16的延遲懲罰約為29 ns，而x1則約為450 ns）；需要做出一個權衡，大多數系統今天的最大負載大小為256B或512B，因此可能會繼續使用這些大小。 8B CRC和先前PCIe技術世代中的鏈路CRC有所不同嗎？ 是的，它是不同的；FLIT模式下使用固定FLIT大小的8B CRC（8-bit Cyclic Redundancy Check），其中包括傳輸層和數據鏈路層的封包；先前的技術世代使用4B CRC用於可變大小的傳輸層封包，並使用單獨的2B CRC用於資料鏈路層封包。 在前向錯誤碼（FEC）和重播等處理之後，系統中可見的位元錯誤率（BER）是多少？ 系統中可見的位元錯誤率（BER）對於應用程式、或使用者級別的可見性，我們不期望有任何變化，與過去相同；然而和以往一樣，我們有機制來量測邊界餘地 (margin) 並記錄任何被修正的錯誤（包括重播等），這是為了檢查系統健康狀況，確保一切在規範定義的限制內運作正常。 我理解這些所做的權衡。但是更高的BER無法帶來更長的通道嗎？ 這是一個非常好的問題。在我們確定10-6 FBER（Forward Bit Error Rate, 正向位元錯誤率：表示每億位元中發生錯誤的位元數量為10個）之前，我們進行了廣泛的研究；正如你所看到的，10-6是一個關鍵數字，以滿足FEC（和CRC）的延遲影響小於2ns並保持很小的頻寬開銷，符合我們小於2%的影響；另一點要注意的是，實際的BER會比FBER糟糕得多，大約差一個量級，這是由於單個通道和通道之間的突發錯誤；如果我們放寬FBER，那麼即使我們有重試機制，重試概率仍需小於1E-5 (即每10萬次傳輸中只有不到1次需要進行重新傳送)，我們也需要類似網路的FEC。根據我們的分析，我們有信心將現有的通道覆蓋延伸到1E-6 FBER (指的是10的負6次方的前向錯誤率，表示每傳輸 1,000,000 個位元中，僅有 1 個位元會發生錯誤)。對於更長的通道，我們可以使用重定時器 (retimer, 註6)。 基於過去二十年的經驗，通道始終在不斷改善；我們總是能夠使用具有更低損耗特性更好的材料；但是一旦我們確定了目標FBER並相應地部署了FEC/CRC，這個目標就不會隨著時間的推移而改變。我們在技術的整個生命周期內都將受到其限制，因此我們需要做出正確的權衡；更高的FBER可能會給我們帶來額外的一英寸或兩英寸的通道覆蓋，但這不值得硬體設計面積增加、性能下降、成本和功耗增加的懲罰，尤其是失去延遲和功耗敏感等重要用途模型的部分，即使使用現有的材料，所討論的技術和設計已經成功地實現了預期的目標，並且在通道範圍（channel reach, 在通訊系統中訊號能夠可靠傳輸的距離或範圍）等方面達到了所需的標準。 註6、重定時器 (Retimer) 它通常用於增強訊號的強度和品質，以克服訊號衰減和傳輸延遲等問題；重定時器可以在訊號傳輸的路徑上插入，重新產生和重新時脈化訊號，使其能夠在長距離傳輸時保持穩定和可靠。 你能具體說明PCIe 6.0的通道損耗嗎？多少分貝？ 通道損耗將與 PCIe 5.0 規範相似；基本上，我們的目標是使用 PCIe 6.0 規範引入時可用的材料，在主機板上達到約12英寸的範圍，在插卡上則為3-4英寸，這只是一個很粗略的估計 (註7)；至於具體的分貝值，目前正在評估中，並且已在 PCIe 6.0 規範的 0.7 版中引入。 註7、硬體大小與通道損耗的關聯 通道損耗與硬體大小的關聯，為通道損耗是指訊號在傳輸過程中所遭受的衰減和雜訊；在長度較長的通道中，訊號會因為衰減而逐漸減弱，同時也容易受到干擾和雜訊的影響，因此通道損耗會更大。而硬體的大小則直接影響了通道的長度，主機板上的通道長度較長，因此通道損耗相對較大；而在插卡上，通道的長度較短，通道損耗相對較小；這是因為通道的長度會影響訊號的傳輸特性，並最終影響通道的損耗情況。 錯誤偵測和修復與前向錯誤碼（FEC）有關 PCI Express（PCIe）6.0規範將具備兩種主要的錯誤修復機制：前向錯誤碼（FEC）和循環冗餘檢查（CRC）；每個256位元組的FLIT由242位元組的有效負載組成，並使用8位元組的CRC進行保護；這242位元組的有效負載和CRC，則由6位元組的FEC進行保護。FEC的操作原則是發送冗餘資料 (redundant data, 在資料傳輸過程中添加的額外資料，用於提供錯誤檢測和修正的能力)，可以用於在接收端修正一些錯誤；而CRC則是一種用於檢測錯誤的檢查碼。接收端使用FEC來修正FLIT中的任何錯誤，之後對由CRC保護的250位元組進行CRC檢查；如果FLIT未通過CRC檢查，最終將通過PCIe的鏈路層重試機制進行修正。PCIe 6.0技術使用了一種獨特的方法，透過相對較低的首位錯誤率（FBER, First Bit Error Rate）10-6和輕量級、低延遲的FEC，來實現低延遲的傳輸完成初始修正，這種輕量級的設計主要提供有效的錯誤修正功能，同時盡量減少對系統資源的需求和避免帶來更多的延遲。 更高的位元錯誤率（BER），例如10-4，是否可以提供更長的通道範圍？ 在確定採用10-6的首位錯誤率（FBER, 註8）之前，我們進行了廣泛的研究。正如演示中所提到的，10-6是一個關鍵數值，以滿足FEC和循環冗餘檢查（CRC）的延遲要求，使其低於2納秒，同時減少帶寬開銷，使其影響小於2%。另一點需要注意的是，使用BER會比FBER差上一個數量級，這是由於Lane中的爆發錯誤以及Lane之間的相關性。如果放寬FBER，即使我們進行重試，也需要使用類似網絡的FEC，以使重試概率小於1E-5。根據我們的分析，我們有信心將現有的通道範圍確定在1E-6的FBER上。對於較長的通道，我們可以部署重定時器(Re-timer)。 根據我們過去二十年的經驗，通道的性能會隨著時間的推移而改善。我們總是使用具有較低損耗特性的更好材料，但一旦確定了目標FBER並相應地部署了FEC/CRC，就不會隨時間改變。FBER值設定為技術的生命周期，因此我們需要做出正確的權衡。較高的FBER可能會提供一點或兩點的額外通道範圍。然而，這種增益不值得面積、性能、成本、功耗的懲罰，尤其是對於延遲和功耗敏感的使用模式的重大影響。即使使用當今大量部署的材料，關鍵的指標，包括通道範圍，也已經得到滿足。 註8、首位錯誤率（FBER, First Bit Error Rate） 是指在串列連接傳輸的位元串中的第一個位元發生錯誤的概率，在PCI Express（PCIe）技術中，FBER的值表示每傳輸10^6個位元中有多少位元會在第一個位置上發生錯誤；以10-6 FBER為例，表示每傳輸100萬個位元中，有大約1個位元在第一個位置上發生錯誤；FBER是衡量數據傳輸可靠性的一個重要指標。 CRC錯誤如何識別哪個位元組出錯？ 循環冗餘檢查（CRC）的評估發生在前向錯誤更正（FEC）之後，由於FEC能夠更正錯誤，它必須知道錯誤的確切位置和大小，以進行更正，因此，它的檢測能力是有限的；另一方面，CRC用於檢測錯誤，無論錯誤發生在哪裡，因此，它的檢測能力更強；一旦FLIT未通過CRC檢查，將進行重試，在重試時，FLIT會被更正。 PCIe 6.0規範中使用的低延遲前向錯誤更正（FEC）的編碼增益 (能夠正確更正的錯誤數量) 是多少？ PCI-SIG部署了一種輕量級的FEC進行更正。目標是盡量避免延遲懲罰，並依靠非常強大的CRC進行檢測，結合快速的鏈路層重試，來處理FEC無法更正的任何錯誤。只要FLIT的重試概率約為10-6，無論是由於FEC延遲、還是在檢測不到的錯誤情況下的重試延遲，都不會對性能產生明顯影響。一種結合10-6的FBER和三路交錯（triple interleaving）的單一符號 (資料被分成三個獨立的資料流，並按照特定的交錯模式重新排列，每個資料流中的資料，以單一符號的形式進行編碼，這意味著每個符號代表一個特定的位元組或一組位元組，透過將資料進行三路交錯處理，可以提高資料的冗餘性，增強錯誤檢測和更正的能力)，正確的FEC組合將我們帶到這個解決方案的領域。與其他標準不同，PCI-SIG不僅依賴於FEC進行更正，也不將FEC視為獲得通道中編碼增益的手段。相反，我們利用FEC的更正和CRC的檢測結合，實現了有效的重試來進行更正。 為什麼低延遲前向錯誤更正（FEC）強制使用FLITs？ FEC作業是以固定數量的符號進行，如果編碼大小是動態可變的，我們將需要一個獨立且受FEC保護的框架控制符（token），用來指示下一個FEC編碼的大小，即有多少個符號，然而，這將導致非常低效的互連；一旦我們確定了由FEC保護的固定大小的符號，就很容易轉換到FLITs，FLIT（Flow Control Information Unit）是資料傳輸的基本單位，包含可變大小的傳輸或數據鏈路負載等內容，這種結構可以確保在傳輸過程中有效地管理和處理不同類型和大小的數據。 為了使FEC的延遲保持在2ns以內，採用了哪個頻率？ 連結頻率為64 GT/s；FEC邏輯可以在任何頻率下運行，通常情況下，我們預期邏輯運行在1G（或500 MHz或2G），並能輕鬆達到比2ns更好的延遲；我們已經在1G的頻率下運行該邏輯，並且可以在一個時脈周期內完成解碼和修復。 如果連結運行在較低的資料速率下，是否可以繞過FEC？ 在較低的數據速率下，可以選擇繞過FEC並仍保持連結的穩定運作；當PCIe 6.0規範確定下來時，PCI-SIG將決定是否值得為低資料速率下的FLIT模式創建額外的模式，考慮到相應的複雜性。 鑒於FEC後的有效位元錯誤率仍然比10的負12次方要差，這會成為一個問題嗎？ PCI-SIG不認為這將成為一個問題，因為我們具有連結層級的重試機制，可以修復錯誤。確實，與先前的PCIe規範使用NRZ訊號相比 (註9)，每個FLIT的重試機率差了三個量級；然而，只要每個FLIT的重試機率在10的負6次方範圍內，且重試的往返延遲在100 ns的範圍內，我們預計不會出現明顯的性能影響。我們的原則是，保持與先前規範相同的延遲，並以10的負6次方的概率承受100 ns的延遲，而不是為每個FLIT增加150+ ns的延遲。 註9、PCIe規範使用NRZ訊號，為何FLIT的重試機率差了三個量級？ PCIe規範使用NRZ（Non-Return-to-Zero）訊號時，每個FLIT的重試機率差了三個數量級，原因是由於FEC的引入和改變的傳輸方式；FEC是一種錯誤更正機制，可以在接收端修復部分錯誤的位元，然而，FEC的引入增加了傳輸的複雜性和延遲。 在使用NRZ訊號的PCIe規範中，由於傳輸速率較低且沒有FEC，位元的重試機率相對較低。但是，當引入FEC並提高傳輸速率時，重試機率會相應增加，因為FEC的修復能力有限，需要依賴重試機制來處理無法修復的錯誤位元。因此，在使用FEC的PCIe 6.0規範中，每個FLIT的重試機率較之前的規範使用NRZ訊號時高出三個數量級。 當前向錯誤更正（FEC）無法成功修復錯誤時，延遲會發生什麼情況？這種情況預計會發生多常？ 當FEC無法成功修復錯誤時，循環冗餘檢查（CRC）評估將檢測到錯誤，將向連接方發出負確認（NAK），連接方將從重試（或重播）緩衝區中重新嘗試相同的FLIT；我們預計這種情況發生的概率在10的負6次方範圍內，而重試的延遲往返在100 ns的範圍內。 當FLIT正確接收，無論是第一次、還是經過一次或多次重試後，端口將向其連接方發送確認碼（Ack），連接方將從其重試緩衝區中重新嘗試FLIT。 一併升級的低功耗狀態（L0p） 即將推出的PCI Express（PCIe）6.0規範將延續PCI-SIG在下一代產品中創新的歷史，以滿足不斷變化的各種市場需求。除了幾項必要的創新來將資料速率提高到64.0 GT/s並使用PAM-4訊號，PCIe 6.0規範中的一個重大創新是引入了新的低功耗狀態（L0p, Low Power State），以支援可擴展的功耗管理和頻寬利用，同時不中斷流量。新的L0p狀態是對稱的，並保持至少一個活躍的通道，確保連續的流量傳輸，即使在寬度轉換期間也是如此。連接總是以最高可能的寬度進行訓練，隨後可以根據Flit模式中的頻寬需求調節寬度。 L0p可以根據頻寬使用提供相應的功耗消耗；您能說明為什麼 PCIe 6.0 規範不支援 x3、x5 等寬度，僅支援對稱寬度嗎？ PCIe 只支援 x1、x2、x4、x8 和 x16 的連接，這是不支援其他寬度的重要原因，因為啟用 L0p 需要相當大的投資，這種特定支援的原因是出於功耗節省與複雜性之間的權衡。PCI-SIG 專注於支援 PCIe 架構寬度，以避免為新寬度制定規則以及相關的設計和驗證複雜性；在先前的架構中，沒有考慮到從不存在的Lane中開始和結束的傳輸。然而，在新的規範中，我們需要處理這種情況，即從不同數量的Lane中開始和結束的傳輸。這樣的處理會增加複雜性，因為我們需要設計機制來追蹤和管理這些傳輸的進度。不過，如果市場需要，我們可以在以後的規範中添加對不同寬度的支援，這樣的支援需要更多的工作和驗證，因此我們目前專注於利用現有的架構，實現節能效果，讓使用者能夠在設計中獲得最佳的效能並節省能源。這種簡化的方法可以讓開發人員專注於核心方面，同時減少開放生態系統中的互通性風險。 選擇在此版本的規範中採用對稱的連接寬度也是出於簡化的原因；如果沒有對稱寬度，使用者將需要在鏈結層上實施機制，以便從較低的物理層將訓練訊息傳遞出去，代表需要設計一種機制，使得訊息能夠從需要進行訓練的較低層傳遞到其他層；例如，如果要從四條Lane（向上和向下）轉換為向上四條Lane和向下八條Lane，那麼需要將訓練訊息從四條需要進行訓練的向下Lane傳遞出去；在這種情況下，你需要使用上層鏈結層來追蹤和傳遞訓練訊息的進度；這樣的流程是可能的，但是它將是一個全新的機制。根據L0p協議的設計方式，將來可以輕鬆地在規範的未來版本中，加入不對稱寬度的支援。但就目前而言，相較於不支援的寬度，實現對稱寬度的支援更加容易，因此未來可能更多地採用對稱寬度的設計。 L0p的概念是否意圖用於先前的PCIe規範版本，例如PCIe 5.0規範？ L0p是PCIe 6.0規範的一部分，僅在Flit模式下啟用；可以設計一個具有最大資料速率為32.0 GT/s（或更低）且支援Flit模式和L0p的組件，仍符合PCIe 6.0規範，而不需要支援64.0 GT/s的資料速率。 為什麼不支援8b/10b的L0p模式？ PCI-SIG正在考慮將8b/10b支援納入L0p模式中，並已經將其納入規範中 (註10)。 註10、8b/10b的L0p模式 8b/10b是一種編碼方式，將8個位元的數據轉換為10個位元的符號，用於資料傳輸和錯誤檢測；L0p模式則是PCIe 6.0規範中引入的低功耗狀態，主要支援在不中斷流量的情況下調整頻寬使用的功能。因此，"8b/10b的L0p模式" 指的是支援使用8b/10b編碼的數據傳輸，在L0p低功耗狀態下運行的模式。 L0p在具有重定時器的連接中是否受支援？如果是，重定時器將如何處理兩個虛擬連接中的連接寬度變更？ L0p在具有重定時器 (Retimers) 的連接中是受支援的，支援Flit模式的時脈重整器被要求支援L0p，L0p的寬度是由連接的端口進行協商的，來自重定時器的兩個同方向虛擬端口的寬度將相同；每個Lane的活動和閒置狀態之間的轉換，是透過有序集合（Ordered Set）完成的，重定時器可以查看並相應地進行操作，例如，當連接寬度從x8減少到x4時，在四個進入電氣閒置狀態的通道 (Lane)上將發送一種特殊類型的電氣閒置有序集合（EIOS, Electrical Idle Ordered Set），在端口使這些通道 (Lane)進入電氣閒置狀態之前，重定時器將檢測到EIOS，將其傳送出去，並將其四個發射端通道 (Lane)上的驅動器設為三態 (tristate, 將訊號線設置為三種可能的狀態之一：高電位 (1)、低電位 (0) 或高阻態 (Z))。 當擴展連接（例如從x4擴展到x8）時，我們需要啟動一些非活動的通道 (Lane)，為了啟動這些非活動的通道 (Lane)，將發送有序組，重定時器將通過這些有序組並喚醒這些通道 (Lane)。這些活動和非活動通道 (Lane)之間的轉換與PCI Express規範中現有的低功耗狀態的轉換是相同的。 L0p通道寬度轉換的進入和退出延遲是多少？ 進入或退出L0p模式對流量流動沒有影響，因為PCI-SIG使用現有的週期性SKP有序集合（Ordered Set）來協調通道何時切換到非活動狀態（降低寬度配置）、或加入其他發送流量的活動通道中（提高寬度配置）；一旦決定使用L0p縮減連接寬度，必須等待下一個SKP有有序集合邊界（SKP Ordered Set boundary），以確保轉換發生在正確的時間點，保持通訊的正常運行，最壞情況下可能需要等待1.5微秒；在進行上述配置時，延遲將與L1退出延遲相同，這取決於設計和設備實施的主動節能量，PCI-SIG預計這個數字在微秒級別。 如果連接寬度變回L0，為什麼不使用快速訓練集（FTS）像L0s一樣？ 快速訓練集 (FTS, Fast Training Sets) 訓練過程是基於某些假設進行的。當從 L0s (L0 Substate) 狀態退出後，FTS 使用這種假設來進行訓練，以恢復正常的連接狀態。然而，這種方法需要設計師謹慎處理，因為設計需要在給定的有序集合（Ordered Set）數量內完成訓練，結果，節能效果往往有限，因此，為了應對最壞情況下的處理器、電壓、溫度和其他環境條件的變化，設計通常需要考慮各種因素，這可能使得節能效果相對有限。相比之下，像 L1 這樣的基於握手的訓練方法可以實現更好的節能效果，儘管退出延遲時間可能會根據電氣閑置的時間長短，以及處理器、電壓、溫度和其他環境條件的變化而有所不同。 對於16個通道，預計的功耗消耗是多少？ 預計的功耗消耗取決於設計和晶片所使用的通道範圍。目前，根據觀察，每位元的功耗通常在 pJ/b（皮小茲每位元）的範圍內；PCI-SIG 預計 PCIe 6.0 規範將保持類似的功耗效率數值。就閒置功耗而言，預計對於像 L1 子狀態這樣的閒置狀態，每個通道預計會消耗單位位元的微小，達到非常低的雙位數微瓦（μW）功耗。對於像 x16 這樣的較寬的連接，我們預計為類似的功耗數字，不過也有可能透過分攤 PLL、校準、測試等多通道共享的電路開銷，來獲得更好的功耗效率。 L0p 在退出 L0p 狀態後，對於未使用的通道會對 L0s 進行限制；L0p 的最小停留時間是多少？ L0s (L0s是休眠(Sleep)狀態) 在 Flit 模式下不受支援，而 L0p 只在 Flit 模式下受支援；它們不能共存。在 L0p (L0p是部分休眠 (Partial) 狀態) 中，每個通道的最小電氣閒置停留時間預計與 L1 相同。 PAM4訊號的影響 PCI Express（PCIe）規範中包含的眾多新功能之一將是PAM4（帶有4個電平的脈衝幅度調變）訊號，使用PAM4可以降低通道損耗，因為它以一半的頻率運行，每個單位間隔（UI）傳輸兩個位元，使規範的通道範圍與PCIe 5.0規範的類似。PAM4將使PCIe 6.0規範能夠提供增強的性能，並支援各種市場上未來的PCIe技術產品。 PCI Express 6.0規範如何與使用非歸零（NRZ）的PCIe 5.0規範互通，並使用PAM4信號？ PCIe 6.0規範將與先前的五代規格、以及前五種資料速率完全向後兼容，這些規格都使用NRZ (Non-Return-to-Zero)，電路可以在所有這些模式下運作，儘管底層頻率與PCIe 5.0規範相同，為32.0 GT/s的NRZ，但在PAM4模式下，將涉及額外的電路和邏輯來跟踪眼圖中的三個眼睛Eye (指的是使用PAM4信號傳輸時的三個訊號水平，在PAM4訊號中，每個位元的波形通常呈現出三個明顯的水平，這些水平在圖形上看起來類似於眼睛的形狀)，以及操作Flit模式所需的邏輯變化。這些將與先前五代規格的NRZ模式中的電路和邏輯共存；這與8b/10b編碼和128b/130b編碼之間的不同資料速率和邏輯之間的電路類似。額外的開銷是為了保持完全向後相容性，並且由於不需要為不同的模式分配專用的引腳和插槽，因此造就了晶片和平台的節省。 PAM4模式下的通道邊際如何工作？ 即將推出的PCIe 6.0規範將利用與PCIe 5.0規範相同的基礎架構，在電壓和時間邊際方面進行通道邊際調整。 (註11)；唯一的改變是使用三個眼睛而不是一個眼睛，例如，可以同時對所有三個眼睛進行邊際調整。 註11、通道的電壓和時間邊際 通道的電壓和時間邊際是指調整通道的電壓和時間參數，以確保訊號的穩定性和可靠性。這種邊際調整的目的是在不同的環境條件下，如溫度變化、雜訊影響等，保持通道的良好性能。透過調整電壓和時間參數，可以確保訊號在通道中的傳遞和解碼的正確性，提高系統的可靠性和容錯能力。在PAM4模式下，通道的電壓和時間邊際整仍然是一個重要的調整手段，以確保訊號的品質和可靠性。 PAM4模式仍然使用相同的電壓振幅嗎？ 整體振幅與PCIe 5.0規範的振幅相同，但由於有三個眼睛，每個眼睛使用降低的電壓；在非歸零（NRZ）模式中，一個眼睛包含了整個振幅，但在PAM4模式中，三個眼睛分別使用電壓振幅的一部分，每個眼睛具有一個電壓的部分。 PAM4對通道有任何新的電氣要求嗎？ PCI-SIG預期通道在未來會繼續改善（例如，降低損耗），PCI Express 6.0規範的通道類型和範圍預計與PCIe 5.0規範相似，並有一些小幅改進。 未來的特點 在近二十年的時間裡，PCI Express（PCIe）架構一直以低延遲和高頻寬支援下一代系統；為了滿足不斷演進的科技行業需求，PCIe規範的資料傳輸速率每三年翻倍，同時保持了完全向後兼容性，這種前進的軌跡使得PCIe規範能夠在人工智能（AI）、機器學習（ML）、物聯網（IoT）、汽車、高性能運算（HPC）、企業、雲端、個人電腦等資料密集型市場得到應用。即將到來的PCIe 6.0規範提供了64 GT/s的資料傳輸速率，既提供了功耗效率，又提供了具有成本效益的性能提升。即將到來的規範將包括各種新特性，使得這項技術能夠保持領先地位；以下針對 PCIe 6.0 的近期發展做個總結： PAM4訊號傳輸 PCIe 6.0中引入的新特性之一是 PAM4（具有4個電平的脈衝幅度調變）訊傳輸；PAM4將使規範的通道範圍保持與PCIe 5.0規範相似，該訊號傳輸方式可以減輕通道損耗，因為它以每個單位間隔（UI）傳輸兩個位元，並以一半的頻率運行。然而，由於該規範在同一個UI中有三個眼睛，眼高和眼寬將會減少。因此，PAM4的位錯誤率（BER）將比較高，需要在規範中採用前向誤碼更正（FEC）來處理。 錯誤偵測和修正 除了PAM4之外，PCIe 6.0規範還包括錯誤假設，包括通道 (Lane) 上的錯誤之間、以及跨通道 (Lane) 之間的相關性；第一位元錯誤率（FBER）是鏈結中接收器第一個位元錯誤發生的機率；位元錯誤率（BER）是FBER、通道內錯誤的相關性、以及跨Lane錯誤的相關性的組合。有兩種主要機制來糾正這些錯誤：透過前向誤碼更正（FEC）進行修正，以及透過循環冗餘檢查（CRC）檢測錯誤，最終透過連結層重試進行修正。FEC的工作原理是發送冗余數據，可以用於在接收器處糾正某些錯誤，CRC是一種用於驗證發送端和接收端之間封包傳輸的錯誤檢測碼。 PCIe 6.0技術使用獨特的方法，透過相對較低的FBER（10-6）和輕量級、低延遲的FEC進行初始修正，以保持低延遲性能；然後，強大的CRC在修正後檢測任何剩餘錯誤，進行鏈結層重試，同樣具有非常低的延遲；使用這兩種修正方式將使PCIe 6.0規範能夠實現低延遲性能，在大多數情況下減少延遲，降低複雜性，以及低帶寬開銷；與具有100+ nsec FEC延遲的網路標準不同，PCIe技術作為一種載入儲存協議，對於依賴於其低延遲性能、低功耗、和高頻寬通信的許多應用程序來說，無法承受任何延遲影響。 FLIT編碼 PCIe 6.0規範使用流量控制單元（FLIT）編碼，這使得該規範能夠提供低延遲和高效率；錯誤修正需要在固定大小的封包上進行操作，這就是為什麼PCIe 6.0架構採用了FLIT。由於錯誤修正發生在FLIT上，我們在FLIT級別上進行CRC檢查和重試；一旦連結以FLIT模式運作，任何降低資料速率的速度變化，也必須使用相同的FLIT模式，因此，一旦啟用，FLIT模式在鏈結中被採用，不論速度如何，FLIT模式對於PCIe 6.0規範來說是一個重大的變化，而低開銷攤銷所產生的改善頻寬能力，使得實現高頻寬效率、低延遲、和減少硬體面積成為可能。 文章來源：PCI-SIG 翻譯與整理：翔宇科技 量測事業群 相關產品 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。

過去30年，PCI-SIG 一直是技術創新的領頭羊，其制定的 PCI Express（PCIe）規範一直是被廣泛選用的連接方式，也是運算環境中的重要組成部分；在2022年的PCI-SIG開發者大會上，PCI-SIG 慶祝成立30周年，同時宣布PCIe技術的下一個演進：PCIe 7.0規範；即將推出的PCIe 7.0規範計劃在三年內再次提升速度，將最近發布的PCIe 6.0規範的數據傳輸速率提升至128 GT/s，而PCIe 7.0規範預計於2025年向成員發布。 PCI-SIG 預計實現每三年將 I/O 頻寬提升三倍 (Graphic: PCI-SIG) PCIe速度/傳輸速率 (Graphic: PCI-SIG) PCI-SIG技術工作小組將開發PCIe 7.0規範，具有以下目標特色： 透過x16配置以每秒128 GT/s的原始位元速率和最高512 GB/s的雙向傳輸 使用PAM4（四階脈衝幅度調變）訊號傳輸技術 專注於通道參數和傳輸距離 繼續提供低延遲和高可靠性的目標 提高功率效率 保持與先前所有世代的PCIe技術的向下兼容性 企業在制定其發展計劃時，可以納入下一代的PCIe技術，並確信它將滿足其對可靠、高速、低延遲I/O連接的需求，PCIe 7.0技術將擴展PCI-SIG的藍圖，涵蓋數據密集型應用和市場，包括800 Gig乙太網路、人工智慧、和機器學習（AI/ML）、高性能計算（HPC）、量子計算、超大型資料中心、和雲端等領域，這將使企業能夠適應不斷成長的資料傳輸需求，並開發更強大的解決方案。 PCIe規範的更新週期 新規範的發布： 每個PCIe規範世代的應用起點，是由PCI-SIG組織完成並發布新一代PCIe規範；在新規範發布之前和之後，相關的元件製造商也會推出與新一代PCIe規範相匹配的控制元件，這些控制元件主要在於實現新一代規範所提供的功能和特性，以確保與新一代PCIe規範相容並能夠充分發揮其潛力。 推廣期間： 在新的PCIe規範完成後約12至18個月，製造商將開始推出支援新PCIe規範的周邊產品，如：固態硬碟（SSD）、高速網卡、或GPU加速卡，以促進並推動新PCIe規範的應用，這些產品的推出重點在於推動第一代PCIe規範的應用。 進入主流應用： 在周邊設備開始支援新的PCIe規格後的12到18個月，電腦和伺服器的處理器和晶片組也開始支援新的PCIe規格，使得新的PCIe規格進入電腦和伺服器，從而開始為主流核心平台提供各種應用。 成熟期： 在伺服器開始支援新的PCIe規格後的12到18個月，儲存陣列等外部儲存裝置也開始引入新的PCIe規格，儲存裝置核心架構的更新相較於伺服器要晚一代，因此，當儲存裝置也開始採用新的PCIe規格時，這也意味著這一代PCIe規格已進入成熟階段，並開始普及。 PCle 效能 這個標準最重要的特點之一是PCle連接的多通道性質，一個通道是一個單獨串行資料的通訊，類似於SATA連接；PCle在儲存裝置上使用四通道進行通訊，使數據傳輸速度比SATA通訊快上四倍。 所有的增強功能都帶來其他好處，同時減少功耗，NVMe和PCle的結合，再加上固態硬碟 (SSD) 沒有機械運動組件的特性，使得儲存裝置的耗電量下降，延長筆記型電腦和平板電腦的電池壽命，使用PCle連接器搭配NVMe協議能創造更快的SSD。 PCIe 7.0規格將專注於800G以乙太網路通訊傳輸，並包括人工智能、機器學習、雲計算和量子計算等領域，加速推動以資料運算為導向的大型資料中心、超級計算系統、軍事和太空探索等運算應用需求的普及。 如果觀察消費市場的需求，從用戶行為和硬體性能角度來看，即使到2025年使用PCIe 7.0性能的可能性不高；目前PCIe 4.0的傳輸性能已經能滿足頂級顯示卡和高速SSD的頻寬需求，即使近期微軟正式推出了能夠使GPU直接存取SSD遊戲材質數據 (game texture data) 的Direct Storage技術，消費市場在相當長的一段時間內仍應該停留在PCIe 5.0上。 然而，PCIe 7.0規格作為業界的統一標準，在專業領域，特別是大型資料中心、高性能計算（HPC）、異構加速（heterogeneous acceleration）等方面迫切需要，儘管像AMD、Intel和NVIDIA等公司可能會為他們的晶片開發更高速的傳輸技術，但PCIe仍然是市場上不同品牌產品組合中的重要且主流的標準技術。目前，對高性能計算、大型數據中心、甚至量子計算的需求正在增加，因此PCI-SIG必須加快標準制定的速度。 VIAVI Xgig 5P16 PCIE 解決方案 在PCIe 5.0方面，VIAVI Solution 提供了相應的產品和解決方案，PCIe 5.0是目前主流的PCI Express規格，具有更高的傳輸速度和頻寬，可支援高性能計算和資料中心的應用；VIAVI Xgig 5P16 為 PCIe 5.0 協定分析與驗證平台，可同時作為分析儀 (Analyzer)、錯誤注入 (Jammer) 與PCIe Gen5協議訓練及符合性測試發送 (Exerciser/Compliance)。 Xgig 5P16 最高可支援到16通道、達32GT/s速度，並可同時串接多台VIAVI Xgig系列產品，除了進行更複雜的A-J-A模式外，亦可配合Ethernet/SAS/FC等協定進行整合，以符合現今多協定情境。無庸置疑，VIAVI也會與PCI-SIG和CXL consortium密切合作隨規格演進推出新的解決方案。 了解更多 Xgig 5P16 PCIE 測試解決方案> 關於 PCI-SIG PCI-SIG是一個擁有並管理PCI規格使之成為開放產業標準的聯盟組織，該組織制定符合會員需求的標準I/O（輸入/輸出）規格，目前，PCI-SIG由超過900家產業成員組成，如果您有興趣加入PCI-SIG、或想了解董事會成員的名單，請至 www.pcisig.com 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。 文章來源：PCI-SIG、Market Prospects

PCI-SIG宣布PCIe 7.0 V0.3規格，研究預測PCI Express潛在市場規模 (TAM) 預計2027達100億美元 PCI-SIG於2023年6月宣布PCIE 7.0 V0.3規範，ABI Research報告指出， PCIe技術在資料中心、邊緣運算、電信、人工智慧、汽車、行動裝置、和可穿戴裝置中的應用將異軍突起。 於 2023年6月10日PCI-SIG 宣布PCI Express®（PCIe®）7.0規範的0.3版本現已提供給會員，這是PCI-SIG的一個重要里程碑，表明 PCI-SIG 按計劃在2025年發布完整的規範。 PCIe 7.0規範的目標是支援新興的應用，例如800G乙太網路、人工智慧與機器學習、雲端計算和量子計算，以及資料密集型市場，如超級大型資料中心、高性能計算（HPC）、邊緣運算、和軍事航太應用；PCI-SIG已經歷了三十年，持續為新興市場提供高頻寬、低延遲的互連技術方面提供最前衛的技術思維。 PCIe 7.0規範的功能目標包括： 以x16配置提供128 GT/s的資料速率，雙向達到512 GB/s 使用PAM4訊號傳輸技術 定義通道參數 繼續提供低延遲和高可靠性的目標 改善功耗效率 保持與所有先前世代的PCIe技術的向下相容性 (Graphic: Business Wire) 為何選擇PCIe技術？ 根據ABI Research的報告，PCI-SIG的持續創新確保了PCI Express（PCIe）架構的高度相關性，並在中長期內，在各種高增長垂直領域中具有強大的增長潛力；各個行業的應用和系統越來越需要提高性能、功耗效率、靈活性、和嵌入式安全性，而這些特性都可以由PCIe架構提供。 PCIe技術市場預測 2023 PCI-SIG開發者大會上，PCI-SIG 宣布了ABI Research的一份報告，預測PCI Express（PCIe）技術在高增長垂直領域，包括資料中心、邊緣運算、電信、人工智慧、汽車、行動裝置、和穿戴裝置中，從2022年到2027年的年複合增長率（CAGR）為14%。 報告的主要亮點包括： 汽車和網路邊緣運算領域，預測了PCIe技術的最高成長，在預測期內的潛在市場規模（TAM）和年複合增長率（CAGR）分別為53%和38% 汽車產業可以從廣泛採用PCIe技術中獲得重大價值，因為它能夠實現電氣/電子（E/E）領域的整合，並幫助系統克服自動駕駛車輛中的安全和效率挑戰。 高性能應用，如資料中心，將為新PCIe技術的部署，提供持續的長期需求；除了性能外，PCIe技術採用的其他關鍵驅動因素還包括功耗效率、安全性和“價值實現時間 (指從投資或部署一個技術或解決方案開始到獲得實際價值或回報所需的時間)”。 PCIe 6.0規範中的低功耗功能（L0p）將成為部署的主要推動因素，因為功耗效率對於更關注可持續性和降低運營成本的採用者而言是一項核心策略。 (延伸閱讀：PCIE 6 技術發展前沿與關鍵技術問答集錦) 由於PCIe技術的前後相容性，提高了價值實現時間並降低了部署風險，因此AI產業的採用機率很高。 複雜的開放式無線接入網絡（Open RAN或ORAN）工作負載將對PCIe技術產生持續需求，因為異構硬體（Heterogeneous Hardware, 系統中使用不同類型或架構的硬體組件或設備）變得普及。 異構硬體的使用可以在特定的應用場景中提供更好的性能、效能或效能/功耗比；例如，在高性能運算中，使用GPU（圖形處理器）作為加速器與CPU（中央處理器）結合，可以加速並優化運算密集型任務；另一個例子是在人工智慧 (AI) 領域中，使用專用的神經網絡加速器（例如TPU或FPGA）可以提供更高的處理速度和效率。 在行動裝置領域，PCIe技術將表現出色，因為市場創新的快速步伐將需要離散的組件互連。 行動裝置通常包含多個離散組件，如處理器、記憶體、感測器、顯示螢幕、無線通訊模組等，這些組件需要互連以實現組件之間的通訊、協同工作、電源供應和電力管理，同時提供系統的擴展性和可升級性。 "PCIe 技術的需求將在長期內持續增長，因為需要更快的速度、嵌入式安全性、和更高功耗效率的應用不斷出現"，ABI Research的研究分析師Reece Hayden表示。 "近期，在資料中心和人工智慧領域尤其明顯，因為PCIe 6.0規範帶來了更有效的功耗管理能力；同時，我們在邊緣運算中看到了異構運算資源的蓬勃發展，異構運算涉及結合不同類型的處理器或運算資源，以共同完成計算任務，例如結合CPU和GPU、FPGA、AI加速器等，以處理更大的資料集並支援具有性能敏感的應用；這增加了PCIe技術的部署需求，因為其高頻寬和功耗效率非常適合應對這些具有挑戰性的運算場景。" 「PCI Express 技術作為基礎的 I/O 互連在各行各業中都有應用，從汽車到資料中心服務器，處於產業領先地位」，PCI-SIG 主席 Al Yanes 表示。 「這份報告明確證明了 PCIe 技術的未來光明，隨著 PCIe 架構速度的增加，我們將繼續擴展傳統垂直市場，同時也將進一步拓展令人興奮的新興垂直市場，以滿足對高頻寬、低延遲互連的需求。」 該報告分析了目前市場上所有世代的 PCIe 技術以及即將推出的 PCIe 7.0 規範對市場的影響，PCI-SIG 最近向會員發布了 PCIe 7.0 規範的 0.3 版本，實現了規範開發的第一個里程碑。該規範預計於2025年正式發布。 關於 PCI-SIG PCI-SIG 是一個協會，擁有並管理 PCI 規範成為開放的行業標準；該組織根據其成員的需求定義產業標準的 I/O（輸入/輸出）規範；目前，PCI-SIG 包括900多個在業界扮演領導地位的會員公司，更多資訊歡迎至 http://www.pcisig.com。 PCI-SIG、PCI Express 和 PCIe 是 PCI-SIG 的商標或註冊商標，所有其他商標均為其各自所有者的財產。 VIAVI Xgig 5P16 PCIE 解決方案 在PCIe 5.0方面，VIAVI Solution 提供了相應的產品和解決方案，PCIe 5.0是目前主流的PCI Express規格，具有更高的傳輸速度和頻寬，可支援高性能計算和資料中心的應用；VIAVI Xgig 5P16 為 PCIe 5.0 協定分析與驗證平台，可同時作為分析儀 (Analyzer)、錯誤注入 (Jammer) 與PCIe Gen5協議訓練及符合性測試發送 (Exerciser/Compliance)。 Xgig 5P16 最高可支援到16通道、達32GT/s速度，並可同時串接多台VIAVI Xgig系列產品，除了進行更複雜的A-J-A模式外，亦可配合Ethernet/SAS/FC等協定進行整合，以符合現今多協定情境。無庸置疑，VIAVI也會與PCI-SIG和CXL consortium密切合作隨規格演進推出新的解決方案。 了解更多 Xgig 5P16 PCIE 測試解決方案 > 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 > 翔宇科技代理了各種匯流排協定測試解決方案，包括：PCIe、NVMe、CXL、Serial Attached SCSI、Serial ATA、Fibre Channel、Ethernet、MIPI M-PHY、 UniPro、UFS、A-PHY、I3C、USB、CAN、I2C、SPI、eSPI 等測試工具。 原文網址：Businesswire, PCI-SIG

Viavi Solutions Inc.（VIAVI）（NASDAQ：VIAV）將於2023年8月8日至10日在Santa Clara Convention Center舉行的Flash Memory Summit（FMS）會議和展覽上公開全新的PCIe 6.0協定分析測試平台。 PCI Express® 是高速的計算機擴展匯流排標準，它使得在資料中心/超大規模、雲端計算、人工智慧 / 機器學習、量子計算、物聯網、汽車和國防工業市場中的新興應用成為可能，PCIe 6.0導入PAM-4調變以及FEC機制讓鏈路可達到64 GT/s的資料傳輸速率，使得頻寬和傳輸量相較於前一代的PCIe 5.0規格再翻倍。 VIAVI PCIe 6.0 協定分析測試平台 VIAVI 全新的 PCIe 6.0 協定分析測試平台，為 VIAVI Xgig® 系列的一員，該平台將提供PCIe 協定分析、封包產生器和轉接介面 (Interposers)，VIAVI 還將為現行客戶提供一個選擇，使客戶能夠在現有的 Xgig PCIe 5.0 設備上錄製 64 GT/s 的 PCIe 6.0 追蹤數據，以延長客戶的設備投資壽命，減少先期開發成本，加速研發時間至量產。 這是一個設計用於提供深入洞察的強大平台，全新的 Xgig PCIe 6.0 平台將包括 Xgig 的分析功能，其中包括： Xgig軟體套件 - Trace Control、Expert、Serialytics和配合Viavi設計的Medusa Labs Test Tools(MLTT)系統性能驗證軟體，能夠簡化資料的解讀和性能分析，同時幫助開發人員更快速地識別、定位和解決錯誤，並且支援NVMe和CXL的完整堆疊 (full-stack) 分析。 CXL協定支援 - 分析儀 / 封包產生器支援所有CXL版本的規範，包括CXL 3.0和未來版本，可以使用先進的 Xgig 軟體工具，針對特定封包內容進行搜尋、篩選和分析。 直觀的鏈路訓練狀態機 (LTSSM) - 透過將相同的狀態迴圈(Loops)壓縮在一起，使用戶在進行LTSSM測試時能快速識別不符合預期的狀態，從而發現隱藏的問題實現故障排除。Auto 自動調整訊號 - 優化微調訊號，以縮短調整訊號品質時間並最小化所需重新將待測物啟動次數，同時透過內建記憶體儲存各種調整訊號後的等化 (EQ)結果，方便未來沿用而不需重新調整訊號。 傳輸埠分割 (Bifurcation) – 客戶能透過VIAVI單台主機，允許同時由本地或遠端使用者連線並測試多個待測物或單一待測物多重Link，從而提高生產效率以及有效降低硬體成本。 "PCI Express 正在進化，以支援計算密集型應用的顯著增加，作為少數具有 PCIe 合規性測試專業知識的公司之一，VIAVI 以為高階使用者提供堅固的分析工具而聞名，這將在更加苛刻的 PCIe 6.0 環境中顯得至關重要，" VIAVI的實驗室和產線高級副總裁兼總經理 Tom Fawcett 表示：" 我們很高興能夠在Flash Memory Summit 上與參觀者分享我們的設備於 PCIe 6.0 呈現的分析結果以及 VIAVI 未來發展藍圖。" Flash Memory Summit 的參觀者，可以在 VIAVI 的展位 ＃740 了解更多有關這些解決方案的資訊，VIAVI 還將在其 PCIe 平台上展示熱門的PCI-SIG合規性測試應用程式。VIAVI也將參與2023年9月18日至22日於台北萬豪酒店舉行的PCI-SIG Compliance Workshop #126 關於 VIAVI VIAVI（NASDAQ：VIAV）是全球通訊服務提供商、超大規模服務供應商、設備製造商、企業、政府和航空電子等領域的網路測試、監控和品質保證解決方案提供商；VIAVI 還是 3D 感測、反偽造、消費電子、工業、汽車、政府和航空航太等領域的光學管理技術領域的領導者，與我們的客戶和合作夥伴團結在一起，尋找創新的方法來解決現實世界的問題。 PCI-SIG、PCI Express 和 PCIe 是 PCI-SIG 的商標或註冊商標。 延伸閱讀 瀏覽 VIAVI Solutions 所有技術文章 > 匯流排協定測試解決方案總覽 >

指令類型：portrule 類別: safe, vuln, discovery 下載：https://svn.nmap.org/nmap/scripts/http-jsonp-detection.nse 指令摘要 該指令用於尋找Web伺服器中的JSONP（JSON with Padding）端點，JSONP端點可以用來繞過網頁瀏覽器的同源規則，這是一種安全機制，用於限制來自不同網站的網頁程式碼之間的互動；同源規則要求網頁中的JavaScript代碼僅能與來自同源（網站的協定、網域名稱和埠號都相同）的資源進行互動，這是為了防止一個網站的惡意代碼操縱來自其他網站的資源或資料，以便保護使用者的隱私和安全。 然而有些情況下，開發人員需要在不同網站之間進行資料互動，例如，當網站需要從其他網站載入外部資源或API資料時，這時，JSONP（JSON with Padding）是一種常見的解決方案；JSONP透過動態載入外部JavaScript文件，並使用回呼函數來處理資料，實現了不同網站之間的互動；然而，這種方法也可能被濫用，因此需要謹慎使用。 這個指令透過分析伺服器回應中的回呼 (callback) 函數，來探測JSONP端點；它還嘗試透過URL來確定回呼 (callback) 函數（回呼函數可能完全、或部分從URL控制），並且嘗試使用URL來進行最常見的回呼變數的暴力破解。 參考資料 : https://securitycafe.ro/2017/01/18/practical-jsonp-injection/ 指令參數 http-jsonp-detection.path 用於指定 HTTP JSONP 檢測指令要發送請求的 URL 路徑，預設情況下，這個路徑設定為根路徑（"/"）；這個選項決定了要測試的網址，以查找是否存在 JSONP 端點，JSONP 端點是一個可以用來透過 JavaScript 跨網域請求外部資源的地方，透過設定這個路徑，指令可以模擬請求，檢查是否存在 JSONP 支援。 使用這個選項時，您可以指定不同的路徑，以測試特定頁面、或端點是否支援 JSONP；這對於網站測試和安全測試很有用，因為它可以幫助您確定哪些部分的網站支援 JSONP，並可能有潛在的安全風險。 slaxml.debug 用於除錯（debug）與 slaxml 函式庫相關的問題；該選項設定當指令或程式使用 "slaxml" 函式庫時，是否啟用除錯模式；在除錯模式下，會產生額外的輸出資訊，以協助識別和解決問題；這包括錯誤訊息、執行訊息、函式呼叫堆疊 (function call stack) 等，除錯模式通常用於開發和測試階段，以幫助開發人員追蹤和排除程式碼中的錯誤。 slaxml.debug 選項的目的是允許使用 slaxml 函式庫的程式或指令，在需要時啟用或禁用除錯模式，以便更有效地處理 XML 資料解析相關的問題，當需要深入瞭解 slaxml 函式庫的行為或解決可能出現的問題時，可以參考 slaxml函式庫以獲取更多詳細資訊。 httpspider.doscraping, httpspider.maxdepth, httpspider.maxpagecount, httpspider.noblacklist, httpspider.url, httpspider.useheadfornonwebfiles, httpspider.withindomain, httpspider.withinhost 以下是與 httpspider 相關的參數，這些參數用於控制網頁爬蟲（spider）的行為；請注意，這些是技術性的術語，通常用於網絡爬蟲和網站掃描工具；詳細的用法請參閱 httpspider函式庫。 httpspider.doscraping： 此參數指定是否應該執行網頁爬蟲中的網頁採集操作；如果設定為true，則爬蟲將收集網頁上的資料；如果設定為false，則只會掃描網站的結構，而不會擷取網頁內容。 httpspider.maxdepth： 此參數設定爬蟲的最大遞迴深度 (Recursion Depth)；它指定了爬蟲在採集頁面時能夠遞歸地向下深入多少層，這有助於控制爬蟲的深度，以避免無限遞迴。 httpspider.maxpagecount： 這個參數限制了爬蟲可以採集的最大頁面數量；如果網站非常大，您可以使用此參數限制爬蟲的規模。 httpspider.noblacklist： 如果設定為true，爬蟲將不會遵循網站上的robots.txt文件中的黑名單規則；爬蟲將忽略任何由站點所有者指定的爬取限制。 httpspider.url： 這是爬蟲的起始URL，它指定了爬蟲應該從哪個網頁開始掃描。 httpspider.useheadfornonwebfiles： 如果設定為true，則爬蟲將使用HTTP的HEAD請求來檢查非Web文件（如二進制文件）的存在。這有助於節省時間和頻寬，因為它不會下載整個文件。 httpspider.withindomain： 此參數設定為true，表示爬蟲只會採集位於同一網域名稱（domain）下的頁面；如果設定為false，則爬蟲可以跨越不同網域。 httpspider.withinhost： 類似於httpspider.withindomain，但它更精確地指定了只在同一主機（host）下採集頁面。 這些參數用於配置和控制網頁爬蟲的行為，以確保它們在掃描和收集網站資料時能夠達到預期的效果。 http.host, http.max-body-size, http.max-cache-size, http.max-pipeline, http.pipeline, http.truncated-ok, http.useragent 以下是對這些參數的簡短說明，可至 http函式庫了解全貌。 http.host（主機名稱）： 用於 HTTP 請求的目標主機名稱或 IP 位址，它指定您希望連接的伺服器。 http.max-body-size（最大允許主體大小）： 這個參數設定了允許的 HTTP 主體（通常是請求的內容）的最大檔案大小，如果請求的主體檔案大小超過此限制，可能會被截斷或拒絕。 http.max-cache-size（最大快取大小）： 這個參數設定了 HTTP 快取（暫存）的最大檔案大小，它控制可以儲存在本機快取中回應資料的量。 http.max-pipeline（最大管通道）： HTTP 通道是一種允許同時發送多個請求的機制，此參數指定同時允許的最大通道請求數。 http.pipeline（通道）： 這是一個布林值，即 "true" 和 "false"；表示是否啟用 HTTP 通道；啟用後，可以同時發送多個請求以提高效能。 http.truncated-ok（接受截斷的允許）： 這也是一個布林值，指定是否接受截斷的 HTTP 回應；如果啟用，即使回應被截斷，也會接受部分回應資料。 http.useragent（用戶代理）： 這是一個 HTTP 表頭，通常包含瀏覽器或客戶端應用程序的身份訊息，它用於告訴伺服器您使用的是什麼類型的客戶端。 smbdomain, smbhash, smbnoguest, smbpassword, smbtype, smbusername 這些參數通常在存取 SMB 共享資源或進行身份驗證時使用，以確保只有授權的使用者可以訪問共享資源；更詳細的資訊請參閱 smbauth函式庫。 smbdomain（SMB 域名）： SMB 網路中的網域名稱，用於識別特定的網域。 smbhash（SMB 雜湊）： 用於 SMB 認證的哈希值 (Harsh Value)，通常是用於加密和保護密碼的哈希演算法，在資訊安全、資料完整性驗證、密碼儲存、數位簽名等領域都有廣泛的應用。 smbnoguest（SMB 不允許訪客）： 用於 SMB 伺服器不允許訪客存取，需要合法的使用者憑證。 smbpassword（SMB 密碼）： SMB 使用者密碼，用於身份驗證。 smbtype（SMB 類型）： SMB 協定的類型或版本，例如 SMB1、SMB2 或 SMB3。 smbusername（SMB 使用者名稱）： 用於 SMB 認證的使用者名稱，通常與密碼一起使用以識別和驗證使用者身份。 指令範例 nmap -p 80 --script http-jsonp-detection 指令輸出 80/tcp open http syn-ack | http-jsonp-detection: | The following JSONP endpoints were detected: |_/rest/contactsjp.php Completely controllable from URL 作者: Vinamra Bhatia License: Same as Nmap--See https://nmap.org/book/man-legal.html 隨選即看研討會 網路安全技術研討會 | 探索 CyberScope 全面站點滲透測試 延伸閱讀 NetAlly 滲透測試及網路測試總覽 > CyberScope Nmap 滲透測試手持式網路分析儀，整合了 Nmap 功能，為站點存取層提供全面的網路安全風險評估、分析、和報告——包括所有的端點和網路探索、有線與無線網路安全、漏洞評估 (Nmap) 以及網段和配置驗證；IT 人員透過單一工具以及單一介面，即可快速且即時的掌握企業或組織的各種混合式網路環境 (有線、無線、PoE)、各種連網終端裝置的拓樸、架構、設定、網段、效能、直到網路安全評估。 瀏覽 Nmap 函示庫與指令 > 瀏覽 NetAlly 網路測試技術文章 >

指令類型：portrule 類別: vuln, discovery, safe 下載：https://svn.nmap.org/nmap/scripts/http-internal-ip-disclosure.nse 指令摘要 檢測 Web 伺服器是否在未帶 Host 表頭 (Header) 的 HTTP/1.0 請求時洩漏其內部 IP 地址；某些錯誤設定的 Web 伺服器在返回重新導向回應時，可能會在回應表頭中洩漏其內部 IP 地址；這是某些版本的 Microsoft IIS 的已知問題，但也影響其他 Web 伺服器。 另見：ssl-cert-intaddr.nse 指令參數 http-internal-ip-disclosure.path 此設定指定了用於測試的URI路徑；預設情況下，它設為根目錄（/），但您可以根據需要更改它；這個設定用於確定網頁伺服器是否在未包含主機表頭的HTTP/1.0請求中洩露內部IP地址。 指令範例 nmap --script http-internal-ip-disclosure nmap --script http-internal-ip-disclosure --script-args http-internal-ip-disclosure.path=/path 指令輸出 80/tcp open http syn-ack | http-internal-ip-disclosure: |_ Internal IP Leaked: 10.0.0.2 作者: Josh Amishav-Zlatin License: Same as Nmap--See https://nmap.org/book/man-legal.html 隨選即看研討會 網路安全技術研討會 | 探索 CyberScope 全面站點滲透測試 延伸閱讀 NetAlly 滲透測試及網路測試總覽 > CyberScope Nmap 滲透測試手持式網路分析儀，整合了 Nmap 功能，為站點存取層提供全面的網路安全風險評估、分析、和報告——包括所有的端點和網路探索、有線與無線網路安全、漏洞評估 (Nmap) 以及網段和配置驗證；IT 人員透過單一工具以及單一介面，即可快速且即時的掌握企業或組織的各種混合式網路環境 (有線、無線、PoE)、各種連網終端裝置的拓樸、架構、設定、網段、效能、直到網路安全評估。 瀏覽 Nmap 函示庫與指令 > 瀏覽 NetAlly 網路測試技術文章 >