新增 HDR-BT 封包解碼強化與 Multi-Lane Transfer 支援，提升高速 I3C 系統除錯效率 由 EagleTek 翔宇科技代理的高速匯流排除錯設備研發商《Binho》，曾與知名同業夥伴《Saleae》聯手發表，適配於〈Saleae Logic Pro 系列邏輯分析儀〉的 I3C 通訊分析軟體：〈I3C Basic Protocol Analyzer Plugin〉，利用小型設備，能快速建置測試環境。 該軟體於 2026 年 6月推出最新版本〈v4.2.1〉，進一步強化 MIPI I3C Basic 協定分析能力。此次更新重點包含 HDR-BT（High Data Rate Bulk Transport）解碼功能優化以及 Multi-Lane Transfer 傳輸支援，協助開發人員更快速掌握高速 I3C 通訊行為，加速產品驗證與除錯流程。 全面升級 I3C 協定分析能力 滿足高速傳輸驗證需求 Binho I3C Basic Protocol Analyzer Plugin 是專為 Saleae Logic Pro 系列邏輯分析儀的專業協定分析工具，支援 I3C Basic v1.0、v1.1.1 及 v1.2 規範，可提供 Byte-Level 與 Transaction-Level 兩種分析視角，讓工程師能夠從低階訊號到完整交易流程進行除錯與驗證。 此次 v4.2.1 更新進一步強化 HDR-BT 模式的解碼能力，使工程師能更容易觀察高速資料傳輸期間的封包內容與協定流程。同時新增 Multi-Lane Transfer 支援功能，提供新一代 I3C 架構更完整的資料傳輸分析能力，讓高速應用的驗證工作更加直觀有效。 除了底層 I3C 協定解碼外，Binho Analyzer 亦支援 Saleae High-Level Analyzer（HLA）架構，可進一步解析建構於 I3C 之上的高階協定。現階段已提供 JESD300-5 SPD（Serial Presence Detect）解碼支援，並可延伸至 MCTP、ETSI SSP 等採用 I3C 作為傳輸層的應用。 此外，軟體支援即時解碼（Real-Time Decoding）、Automation API、自訂 HLA 開發以及 Terminal View 輸出等功能，可與自動化測試流程整合，協助研發團隊建立完整驗證環境。若系統發生記憶體辨識失敗、初始化異常或高速資料傳輸錯誤，工程師可直接透過 Analyzer 的即時解碼功能定位問題來源，縮短除錯時間並提高產品開發效率。 I3C Protocol Analyzer 功能概覽 完整支援 I3C Basic™ v1.0～v1.2 規範 支援 12.5 MHz SDR 與 HDR-DDR 高速傳輸模式 即時解析 Direct CCC 與 Broadcast CCC 指令解碼 支援 IBI（In-Band Interrupt）與 Hot-Join 事件監控 完整解碼 Private Read／Private Write 傳輸內容 提供 Byte-Level 與 Transaction-Level 雙層分析視圖 支援 Real-Time Decoding 與 High-Level Analyzer（HLA）擴充功能 可整合自動化測試流程，加速 I3C 驗證作業 >>>產品說明及 Data Sheet 下載 軟體相容性 Saleae Logic 1.x - 版本 1.2.29 及更高版本 Saleae Logic 2.x - 版本 2.3.43 及更高版本 跨平台支援 - Windows、Mac 和 Ubuntu 硬體相容性 Saleae Logic MSO - 完全相容，包括模擬分析 Saleae Logic Pro 8 / Pro 16 - 完全相容 Saleae Logic 8 - I3C總線電壓不能低於1.8V Binho、Saleae 均是來自美國加州的邏輯分析儀研發商，致力於研發輕巧、簡易使用的通訊協定測試工具。翔宇科技 Eagletek 為 Binho、Saleae 的臺灣獨家代理，若您對於各是高速匯流排通訊設備有興趣，歡迎洽詢翔宇科技：sales@eagletek.com.tw 延伸閱讀 Using Binho I3C tools for I3C Target Development and Verification 【媒體合作】比較I3C、I2C、SPI 協定：特性、操作方式及適用場景 【White Paper】MIPI I3C 和 I3C Basic 介紹

原文出處：國際矽光子異質整合聯盟 秘書處 矽光子市場風起雲湧，Marvell 在 2025/12/2 宣布以 32.5 億美元收購 Celestial AI，並明確把矽光子視為強化資料中心客製晶片互連能力的關鍵，甚至給出光子產品在未來幾年貢獻營收的時間表，反映大廠已用併購加速卡位。同時，產業也開始展示可商品化的光子 I/O 系統：Alchip 與 Ayar Labs 在 TSMC 歐洲 OIP 論壇公開基於TSMC COUPE 平台的光連結解決方案，將矽光子光引擎與電介面／UCIe 轉換晶粒做成可整合的子系統，凸顯矽光子正沿著 chiplet 與先進封裝生態系加速落地。而從市場研究觀點，Yole 也指出矽光子與 CPO 正成為下一代 AI 驅動資料基礎建設的核心，並預期 CPO 的大規模部署時間落在 2028–2030，意味著短期市場雖然以導入與驗證為主，但中期將進入結構性量能成長。 生成式 AI 帶來的並不只是演算法革命，更是資料中心基礎架構的全面更新。隨著 AI 模型參數與訓練資料規模呈指數成長，GPU 叢集的功率密度與節點數量急速增加，高速互連逐漸成為整體效能與能耗的瓶頸。現代 GPU 機櫃往往單機櫃就超過 100 kW 功率，與過去以 CPU 為主的傳統伺服器機櫃相比，能源與散熱壓力已是完全不同的量級。 在這樣的背景下，AI 基礎建設朝 Scale-Up 與 Scale-Out 雙路徑演進：一方面提升單一 GPU 節點與機櫃的算力密度，另一方面則以更多節點構成更大的叢集。OpenAI 與 NVIDIA、AMD、Broadcom 等在 2025 年後陸續宣布合作架構，即是在這樣的雙軸策略下結合運算與網路設計。對網路與光電產業而言，這意味著：電互連的限制愈來愈明顯，而矽光子與 CPO 將成為重要的解決方案。 從銅線到矽光子：功耗與佈線逼出新架構 根據 Broadcom 的分析顯示，當線路速率從數十 Gbps 躍升到 100G、200G 甚至更高時，銅線在走線長度、損耗與調變複雜度上都面臨急遽惡化的問題；為了維持訊號品質，設計者不得不增加均衡、重計時等電路 (equalization and retiming circuits)，結果是更多功耗與更高成本。 相較之下，矽光子將光學元件直接整合在矽基板上，可以在晶片或封裝層級完成光訊號的產生、導引與偵測，大幅縮短高頻電訊號走線長度，將瓶頸從「電」轉移到較易延伸的「光」。傳統可插拔光模組的功耗約在 20 pJ/bit 等級，而 CPO 則有機會把每 bit 能耗壓低到 5 pJ/bit 以下，同時提升頻寬密度並簡化佈線。這不只是節能訴求，更是讓 AI 叢集在機櫃與機房有限的電力預算內塞進更多算力的必要條件。 CPO與LPO 的世代接力：市場預測透露的節奏 在實際導入節奏上，矽光子與 CPO 並不是孤立前進。產業並非以「一夕取代」可插拔光模組的方式導入CPO，而是分階段演進。過去一段時間，LPO（Linear-drive Pluggable Optics）因沿用可插拔型態、導入風險相對較低，並在部分速率世代提供接近的功耗效益，確實讓 CPO 的全面爆發時程被往後推，但是當每通道速率進一步推進至 200G-per-lane 等級時，CPO 交換器會從特定場景開始逐步擴大。產業諮詢公司 Light Counting 認為 200G-per-lane 的CPO交換器即將到來，並點名從 NVIDIA 的 InfiniBand CPO 交換機從 2025 年下半年起跑、後續由 Broadcom 等推進。 針對 800G、1.6T 與 3.2T 乙太網路收發器埠數的出貨構成：在 800G 時代，Retimed 可插拔模組仍佔壓倒性多數，LPO 與 CPO 僅扮演少數角色；到了 1.6T，LPO 比重明顯升高，而CPO 開始佔有可觀但仍相對有限的比例；真正明顯翻轉出現在 3.2T 世代，CPO 在預測中上升為主角之一，Retimed 與 LPO 則相對退居次要，如下圖所示。 從產業趨勢來看，首先產業會選擇風險較低的 LPO 作為過渡解決方案，在熟悉線性驅動與功耗管理後再往 CPO 推進；其次當線速與頻寬密度來到某個臨界點，只有把光放進封裝、貼近 ASIC，才有足夠的功耗與訊號完整性空間。換句話說，沒有要不要用 CPO 的問題，而是什麼時候、在哪些應用場景先上。 從架構到現場：CPO生態系的測試壓力 然而，矽光子與CPO真正困難的地方，往往不是概念，而是現場實作。在 CPO 生態系中，從矽光子晶片 (SiPh)、ASIC、光纖陣列單元 (FAU)、雷射陣列、ELSFP 光源模組、MPO 連接器，一直到 CPO 模組與最終設備，每一個節點都需要被測試。 這帶來幾項關鍵挑戰： 光源穩定性與長期可靠度必須被量化，尤其是 ELSFP 這類作為共享光源的雷射模組，一旦失效會影響整個系統。 可拆卸式 FAU 雖大幅提升系統靈活性，但其對準精度、封裝良率與對接偏差，會直接反映在插入損耗與錯誤率上。 測試層級從 wafer、die 一直到 module、system，導致驗證流程高度複雜，且現階段缺乏統一標準與完全自動化流程，容易延長開發週期。 對工程師而言，這也意味著心態與工具都要轉換：從過去習慣的看示波器眼圖、量電參數，轉變為解析光譜、光功率分布與多通道光學性能。 隨著光子晶片設計日益複雜，測試流程必須與之共同演進，才能確保光積體電路 (Photonic Integrated Circuit, PIC) 的性能與可靠度，同時壓低開發與製造成本。其核心觀念是：盡可能把功能與參數測試前移，在晶圓與封裝前階段就及早攔截問題，而不是等到貴重的封裝與模組都完成後才發現異常。 在晶圓測試階段，透過 grating coupling 或 edge coupling 方式，配合可掃描波長的光源與光功率量測模組，就能對波導損耗、響應度、偏振相關損耗 (PDL) 等進行初步評估。典型的 PIC 晶圓測試架構是以 MAP Swept Wavelength System 搭配探針台與 Source Meter，由控制電腦協調掃描與量測，讓光學與電性的測試在同一流程中完成。 這樣作一是可以縮短整體量測時間與步驟數量，二可以是將功能性測試與製程參數更緊密連結，讓設計與製程工程師能透過數據快速迭代，而不是事後「猜測」問題來源。 ▲ VIAVI MAP-300 光學測試平台，提供 3/8 插槽桌上型與機架式配置，具高擴充性、向下相容及網頁化管理功能。適用於光通訊研發、驗證與量產測試，協助提升測試效率與生產效能。 別忽略「最小的那一面」：連接器與 FAU 的清潔與檢查 值得一提的是，在 CPO 與高密度光模組架構中，連接器與 FAU 端面的潔淨度經常被低估，纖芯端面檢查與清潔的重要性，在未來的矽光子技術發展上也會有重大的影響。從實驗室到量產線，都必須建立標準化流程：使用探針式顯微鏡檢查端面是否有灰塵或刮痕，搭配自動化清潔設備（例如 CleanBlast Pro），在不過度耗費擦拭材料的前提下，確保每一次插拔都處於乾淨可用的狀態。 對 CPO 而言，這不只是維護問題，而是可靠度與良率的關鍵一環：任何微小污染都可能在高功率光源下演變為局部熱點，進而導致端面損傷，乃至整體模組退化。因此，把「清潔與檢查」納入正式的量測與製程節點，而不是當作事後補救。 ▲ VIAVI Clean Blast PRO 使用氣/液壓式清潔，可直接部署於產線、測試站或實驗室，做為標準化清潔流程的一環 ▲ VIAVI INX 660 光纖端面檢測器，可自動完成光纖端面檢測流程中的每個步驟，包含：設定與校準、影像對焦、影像擷取、影像分析、檢測結果儲存 從做出 CPO，到讓 CPO 真正「可量產」 矽光子與CPO的技術路線已經確立，市場也在 AI 與高速網路的推動下加速往前；真正決定成敗的，不再是「做不做得出來」，而是「能不能在合理成本下穩定量產」。 要達成這個目標，產業需要在架構上利用CPO與矽光子突破電互連限制；在流程上把測試與驗證前移，從晶圓就開始攔截風險；在工具上導入可擴展、可自動化、能覆蓋從波導到模組乃至系統層級的量測平台。 對台灣的光電與半導體供應鏈而言，這同時是一個挑戰與機會：誰能最先把量測深度整合進矽光子與 CPO 的設計、製程與封裝流程，誰就更有機會在下一世代的 AI 基礎建設中，佔據關鍵而不可取代的位置。

研調機構《集邦科技 TrendForce》與媒體《TechNews 科技新報》於 5 月 28 日，舉辦〈光連未來，算力重構〉研討會，現場共聚集了來自半導體、電子電路、光通訊產業等領域、超過 300 名來賓。講師陣容包括 思渤科技、翔宇科技、Lightmatter、汎銓科技和鴻騰精密科技等專家；聚焦「從技術突破到商機落地」的實踐路徑，討論在 1.6T 世代的市場機會。 其中，Eagletek 翔宇科技的講師 — 業務開發經理 Hans Wu，以「突破 AI 資料中心 IO 瓶頸：224G SerDes 到矽光子 CPO 的技術演進與驗證關鍵」為題，深入解析新世代 AI 基礎設施所面臨的高速互連挑戰，以及驗證測試技術如何成為推動產業落地的重要基石。 翔宇主題：AI 算力爆發後，I/O 瓶頸的業界解方 AI 與 LLM 快速發展，帶動運算需求呈現指數級成長。然而，相較於運算能力持續提升，運算能力成長速度遠高於資料傳輸能力，逐漸形成「Compute vs. I/O Mismatch」現象。 6 月 2 號，Marvell 執行長 Matt Murphy 於《2026 Computex》的 Keynote 中也不斷強調，Compute note 之間的傳輸，也就是 Connectivity 的重要性。同場登場的 NVIDIA 執行長黃仁勳更強調”You scale up further with Optics, and you scale out with Optics, and you scale across with Optics.”凸顯光通訊在未來 AI 應用上扮演的重要性。 翔宇 Hans 指出，目前 AI 模型規模約每兩年成長四倍，但 I/O 頻寬提升速度僅約 1.4 倍，使大量 GPU 算力被資料傳輸所限制，形成典型的 I/O bottleneck 問題。隨著超大型 AI Cluster 持續擴建，傳統銅線互連架構已逐漸接近物理極限，業界開始加速導入 224G SerDes 與光互連技術，以滿足未來 AI 資料中心的擴展需求。 224G SerDes、矽光子與CPO的驗證技術，突破 AI 資料中心 I/O 互連速度 在實體層技術演進方面，224G SerDes 是目前 1.6TbE 高速互連的重要基石。Hans 接續說明，224G SerDes 採用 PAM4 調變技術，實際電氣傳輸速率約達 212.5Gb/s，並搭配 RS-FEC 進行錯誤修正；在光學介面端則進一步結合 Soft Decision 與 Hamming FEC，傳輸速率可提升至 226Gb/s，支援未來 1.6TbE 網路架構需求。 隨著 IEEE 802.3dj 標準推進，業界也正逐步從現有的 25G PCS Lane 架構，邁向 100G PCS Lane 架構，為 1.6TbE 乙太網路鋪路。其中，OSFP-1600 已逐漸成為主流封裝規格，支援 AI 資料中心未來更高密度的網路部署需求。此外，PCI-SIG 亦已成立光學工作小組（Optical Workgroup），規劃將光學互連技術導入 PCIe 架構，未來 PCIe 7.0 與 PCIe 8.0 將支援 Optical PCIe 傳輸，進一步延伸光互連應用範圍。 224G高速傳輸下，從阻抗連續性到通道損耗的完整量測成為關鍵驗證指標 當傳輸速率提升至 224G PAM4 等級後，Nyquist 頻率已達 56GHz，高頻損耗、訊號反射與阻抗不連續等問題將被大幅放大。新一代 AI 伺服器裡面，背板或高速傳輸路徑已經不再只是單純 PCB trace。它會包含高速連接器、PCB、封裝 substrate、interposer，甚至還有主動元件。尤其在先進封裝架構下，例如 chiplet 透過 interposer 連接到 substrate。 翔宇科技看見客戶遇到的實際案例就是這中間出現了阻抗不匹配、不連續，即使只有差幾歐姆到十歐姆等級，但在 224G 的高速傳輸條件下，訊號所造成反射的影響乘以倍數放大，而對 AI 伺服器實際運算能力造成影響。 翔宇利用德國知名 RF 檢測大廠《Rohde Schwarz》的〈ZNA 網路分析儀〉與上面搭載的 TDR 功能，可以快速定位 open、short、connector mismatch、via stub、焊接異常，或某一段封裝/板級路徑是否有明顯 discontinuity。 同時 ZNA 可以從頻域量測 S 參數，包括 insertion loss、return loss、相位等等，幫助產線確認整個晶片封裝後到打版的良率。當 AI 伺服器的高速通道數量變多，搭配 Rohde Schwarz〈OSP RF switch〉達成 multi-port 且自動化量測，進而滿足在產線上完成大量的多通道高速訊號量測驗證。 除了伺服器之外，高速網路設備包含光收發模組(Transceiver)和線材以及交換機本身也需要進行完整的物理層與流量測試。 翔宇科技指出，224G SerDes 在網路架構的應用驗證已不再侷限於 PHY 層分析，而需涵蓋從 PCS 到完整網路架構的驗證流程，全面評估 AI Fabric 在大規模部署環境中的穩定性與效能表現。包括： Dynamic Skew 注入測試 FEC Error 模擬 Bit Slip 分析 Frequency Offset 壓力測試 透過美國光通訊量測大廠 VIAVI Solutions 推出的〈ONE 1600〉，可驗證1.6T光模組、DAC 與 AOC 在實際運作環境中的可靠度。進一步延伸至 1.6T AI Switch 驗證時，則需模擬真實 AI 資料中心流量情境，包含： Pre-FEC BER 分析 RoCEv2 驗證 Collective Communication Library（CCL）測試 壅塞控制（Congestion Control）驗證 長時間滿載壓力測試 CPO 與矽光子崛起，驗證模式全面改變 而當 AI 資料中心逐漸從傳統可插拔光模組（Pluggable Optics）轉向共同封裝光學（CPO）架構時，CPO 將光引擎直接整合至交換器 ASIC 附近，可大幅提升通道密度與頻寬效率，同時降低能耗。然而，Hans 也強調，測試驗證重點從單一 Transceiver 驗證，轉向高密度光互連系統驗證。 目前部分業者已開始進行 256 Channel CPO 驗證，支援 32-Port 交換器；未來更可能擴展至 1024 Channel，支援 64-Port 高密度交換架構。面對快速增加的光纖通道數量，如何透過 〈Optical Switch Matrix〉實現自動化測試，將成為提升測試效率的重要關鍵。 當系統從電互連（Electrical Interconnect）轉向光互連（Optical Interconnect）後，工程師關注的量測指標也將同步改變。 過去以訊號完整性（SI）為主的測試項目： Insertion Loss Return Loss Crosstalk Eye Diagram Jitter BER 未來將進一步延伸至： Optical Power Optical Return Loss OSNR Center Wavelength Laser Stability Polarization Stability PDL（Polarization Dependent Loss） 高通道數光交換與自動化測試能力 這也意味著測試設備與驗證流程必須同步升級，涵蓋 PIC、EIC、ASIC、CPO 到系統端的完整驗證鏈。例如在 PIC/EIC 階段，重點是確認 PIC 和 EIC 本身的基本功能與關鍵參數。透過VIAVI 的 MAP 光學量測系統整合各項光學量測模組，測量光路的 Insertion Loss、反射與PDL，並以 Rohde Schwarz 的〈SMU〉量測 Photodiode 的在沒有光照時產生的漏電流、Photodiode 的響應度，以及 TX/RX 的 光電轉換過程的頻率響應，來確保晶片效能可以符合後續 CPO 封裝與系統整合需求。 此外，光互連中，「光纖端面污染」亦是通訊異常中常見但容易被忽略的因素。隨著 CPO 架構導入外部雷射光源（ELSFP）與高密度的 FAU(Fiber Array Unit) 介面，其連接形式已不同於傳統 LC/MPO 架構，因此需要更專業的檢測與清潔工具，以確保光學連接的穩定性與可靠性。下圖為 VIAVI〈INX 760 探針顯微鏡〉、〈MAP系列FlexLight雙物鏡連接器顯微鏡〉 光電傳輸技術突破，其驗證能力將決定 AI 基礎設施落地速度 本次研討會中，從講師 Hans 的講題、以及現場攤位提供的技術諮詢中，翔宇科技均強調：AI 資料中心的 I/O 瓶頸已不再只是提升單一 SerDes 傳輸速率的問題，而是涵蓋高速電訊號、先進封裝、矽光子整合、光互連架構與產業標準的整體系統工程。 從高速通道分析、高速網路壓力測試，到矽光子元件驗證、光學量測與光纖端面清潔，每一個環節都將影響未來 AI 基礎設施能否順利量產與擴展。真正決定下一代 AI 算力規模的，不僅是運算晶片本身，更是整個高速互連生態系是否具備完整且可靠的驗證能力。 翔宇科技在臺灣深耕 20 逾年，專精於光通訊、RF 與通信量測領域，引介國際知名研發傷的技術至臺灣。對於本次研討會聚焦的「高速訊號 224G、光通訊、乙太網路量測驗證、光纖清潔」等議題，若您想更詳細了解，歡迎聯絡翔宇科技。 相關新聞： TrendForce：台灣掌握天時、地利、人和，與供應鏈卡位 AI 光互連時代 參考資料： Understanding IEEE P802.3dj Ethernet Physical Layer

PCIe 7.0 問世，代表高速 I/O 架構正式進入超高速 SerDes、PAM4 訊號、光纖互連與 AI Scale-up 架構的新世代。 過去伺服器架構中，PCIe 的角色主要是連接 GPU、SSD、網路卡（NIC）與 FPGA 等周邊裝置，但 AI 時代已經完全改變這件事。現在的大型 AI 訓練叢集，往往需要數十甚至數百顆 GPU 同時協作運算。GPU 之間除了本身需要高速交換資料外，還必須持續與 CPU、HBM 記憶體、網路交換器與儲存系統進行大量資料傳輸。 AI Server 真正的瓶頸，逐漸從「算力不足」轉向「資料搬移速度不夠快。」 PCIe 7.0 的出現，就是為了解決這個問題。PCI-SIG 在 2025 年的年度開發者大會上正式發表 PCIe 7.0標準，以及推動 PCIe 光化的 Optical Aware Retimer 標準，以實踐光電共同的高速傳輸方式。PCI-SIG 也指出，PCIe 7.0 的設計目標就是支援 AI/ML、800G Ethernet、Hyperscale Data Center、量子運算與 HPC 等資料密集型應用。 PCIe7.0 有多快？ PCIe 7.0 比前代 6.0 翻倍，傳輸突破至 128 GT/s。若以最常見的 x16 配置計算，PCIe 7.0 的單向頻寬可達 256 GB/s，雙向總頻寬則高達 512 GB/s。 這代表 GPU ↔ GPU、CPU ↔ GPU、GPU ↔ NIC 與 GPU ↔ Storage 之間的資料交換能力，比 PCIe 6.0 多一倍。對於 AI 訓練與 CXL 記憶體共享架構來說，PCIe 7.0 的 I/O 提升相當重要，因為未來系統效能越來越取決於「資料能否快速移動」而不單是 GPU 本身的 FLOPS 數量。 ▼ PCIe6.0 和 PCIe7.0 比較： PCIe7.0 的互補協議補充：CXL、NVMe PCIe 7.0 增強了 CXL 的基礎架構，包括記憶體和資源擴充功能。 CXL 利用 PCIe 實體層在 CPU、加速器和記憶體設備之間提供快取一致性通訊。隨著系統設計人員探索記憶體池化和擴展，PCIe 7.0 更高的頻寬將使基於 CXL 的記憶體擴展器和共享記憶體架構受益，減少多主機環境中的資源爭用。 NVMe 儲存協定是 PCIe 的核心應用場景。 PCIe 7.0 為未來幾代企業級 SSD 和儲存級記憶體設備提供了充足的頻寬空間，此將提高 NVMe over Fabrics (NVMe-oF) 效能、減少儲存密集型伺服器的超額分配，透過更少的連結來簡化系統擴展。 PCIe7.0 高速傳輸的背後：PAM4、光電互連、Scale-Up PCIe 7.0 能實現 128 GT/s 速率，其關鍵原因在於它延續 PCIe 6.0 - PAM4 架構。PAM4 透過四個電壓層級來表示資料，1 symbol = 2 bits。在不大幅提升頻率的前提下，就能直接將資料吞吐量翻倍。 再者，因為 PCIe 7.0 傳輸速率翻倍並導入光電互連，這讓系統能進一步落實『垂直擴展架構（Scale-Up）』。設計人員得以在緊密耦合的區域內，添加更多 GPU、加速器與共享記憶體池，達到傳輸速率翻倍。對於 AI 和 HPC 系統使用情境而言，因為可預測的延遲和頻寬是最佳效能的必要條件。 PCIe 7.0 透過降低架構複雜性並提供擴展空間，支援可預測且高效的系統。 此外，光纖能比電氣銅纜能連結得更緊密，PCI-SIG 在 PCIe 7.0 中導入「光學感知重定時器 (Optical Aware Retimer ECN) 」規範，無縫支援各種光學技術，並用於符合現有 PCIe 6.0 與 7.0 規範的交換器、根複合體（root complex）與端點矽晶片（endpoint/target）之間的光學互連；該規範允許跨越電氣與光學之間的多工和資料映射，實現光電共存。使用光纖跨機架、甚至跨越整個資料中心互聯，讓 PCIe 突破銅纜的訊號損耗，大幅提升傳輸效率。 PCIe7.0 的 PAM4 關鍵技術，提升高速驗證難度 雖然 PAM4 提高了傳輸效率，但也讓高速訊號的容錯空間變得更小。PAM4 雖然提升了資料吞吐量，卻也大幅縮小訊號容錯空間。由於四個電壓層之間的間距更小，系統更容易受到 Crosstalk、Jitter、Insertion Loss 與雜訊影響，導致眼圖開口縮小，BER 控制難度大幅提升。PCIe 7.0 比過去更依賴以下技術，維持穩定傳輸： Flit（流量控制單元）編碼 FEC（Forward Error Correction） Equalization 參數（CTLE、DFE、Tx Preset、Rx EQ） Optical Aware Retimer 高速 SerDes 補償 為什麼 PCIe7.0 對測試產業是巨大挑戰？ 由於 PCIe 7.0 已不再只是單純「速度提升」，而是牽涉到訊號調變方式、封包架構、錯誤修正機制、光電互連與多裝置拓撲的全面改變。在測試驗證環境中，工程師面對的除了傳統 PHY 層除錯外，還要橫跨 SerDes、協定層、系統架構與 AI 資料中心互連的複合型問題。 例如在高速 SerDes 驗證中，工程師需要持續調整 Equalization 參數，包括 CTLE、DFE、Tx Preset 與 Rx EQ，確認系統在不同通道條件下仍能維持穩定傳輸。此外，PCIe 7.0 對 Retimer 的依賴程度也比過去更高。許多 AI Server 與高效能運算平台都需要透過 Retimer 重建訊號品質，以延長通道距離並降低高速衰減問題，這也讓 Retimer interoperability、Link Training 與 Equalization 驗證成為 PCIe 7.0 測試的重要項目。 另一方面，PCIe 7.0 大量依賴 FEC 與 Retry 機制來維持資料完整性。這使得協定分析不再只是觀察 TLP 封包內容，而需要更深入追蹤 FLIT Mapping、FEC Error Recovery 與 Retry 行為。當鏈路出現 intermittent error 時，工程師往往必須從 PHY 層一路追查至 Protocol Layer，才能真正定位問題來源。 此外，因為 PCIe 7.0 深度結合光通訊技術；這代表未來 PCIe 不再局限於主機板與機箱內部，而可能延伸至跨 Rack、甚至跨資料中心的光纖高速互連環境。對測試產業而言，未來驗證範圍將從傳統電氣訊號，進一步擴展至光學模組、光纖、光電轉換機制。 VIAVI Solutions 曝光最新 PCIe7.0 測試平台 VIAVI Solutions 在 2026 年 5 月美國加州《PCI-SIG 開發者大會》，首次亮相新一代 PCIe 7.0 協定分析測試平台：〈Xgig 7P16 PCIe 7.0 協議分析測試平台〉。VIAVI 表示，Xgig 7P16 著重於深入洞察。平台包含過往熟悉的 Xgig 適配軟體：TraceControl、Trace View、Expert 和 Serialytics。同時，針對 PCIe、IDE、NVMe 和 CXL 及更高版本的完整協定分析；搭配連結訓練（Link Training）和狀態機 LTSSM 覆蓋測試、自動調較（Auto Tuning）功能、Link Bifurcations；以及 Python API 腳本編寫。 翔宇科技與 VIAVI 攜手，強化 PCIe7.0 與 AI 高速互連測試應用 PCIe 7.0 的推出，也象徵高速互連正式進入「光電共存」與「資料導向架構」的新階段。未來系統效能的關鍵，不再只取決於 GPU 算力本身，而是 CPU、GPU、記憶體、交換器與儲存之間能否維持低延遲、高頻寬且穩定的資料搬移效率。從 PAM4、FEC、Retimer，到 Optical Aware Retimer 與光纖 PCIe 互連，整體驗證難度正快速提升，也讓高速測試平台的重要性大幅提高。 隨著 AI 訓練叢集規模持續擴大，高速傳輸已不再只是單一協定或單一晶片的問題，而是橫跨 PCIe、CXL、Ethernet、光通訊與記憶體共享架構的整體系統工程。 EAGLETEK 翔宇科技 持續協助 VIAVI Solutions 將 PCIe 6.0、PCIe 7.0、CXL 與高速 SerDes 等先進驗證技術導入臺灣市場，翔宇科技可支援客戶快速將儀器導入在現有測試環境，提高設備利用率與除錯情境的探討。加速協助半導體、AI Server、資料中心與高速運算產業，因應新世代高速互連架構所帶來的驗證挑戰。高速互連不再只是單一協定，而是多協定、高頻寬與光電整合的複合型架構。PCIe 7.0 的意義不只是「頻寬翻倍」，也代表整個高速互連產業正式進入光電結合的時代；同時，隨著 AI 模型持續擴大，「資料搬移效率」將逐漸超越單純運算能力，成為決定系統效能的核心關鍵。 參考資料 PCIe 7.0 | VIAVI Solutions Inc. PCIe 7.0 Explained | VIAVI Solutions Inc. PCI Express 7.0規範正式公布，同場加映PCIe光傳輸解決方案 PCIe 7.0/光纖Retimer標準同步發表8.0標準展開路徑探索- 新電子科技雜誌Micro-electronics

德國紐倫堡《PCIM Expo》博覽會始於 1979 年，是電機工程、電力電子、智慧運動、再生能源、馬達控制與電源……等領域領先的國際展覽會，匯集全球研發、技術、生產建置、採購和企業管理等領域的參展者與觀眾。 PCIM 2026 將於 6 月 9~11 日舉行，德國量測儀器大廠 Rohde & Schwarz（R&S）針對碳化矽（SiC）與氮化鎵（GaN）等寬能隙半導體，推出了專為提高能源效率與量測可靠性的創新技術。亮點包含 MXO 系列示波器的全新三相功率分析（R&S MXO-K333）功能，以及能精確評估電動動力效能的 LMG671 功率分析儀。 此外，現場也將展示與合作夥伴《PE-Systems》共同開發的〈自動化雙脈衝測試系統〉，旨在加速車用功率模組的開發流程。這些解決方案體現了該企業在推動電力電子、再生能源與電動車轉型中的關鍵角色。 R&S 將於〈PCIM 2026〉展示的重點解決方案 功率和驅動的三相分析 R&S 旗下熱門的 4/8 通道示波器系列：MXO3、MXO4、MXO5/5C，推出了全新的三相功率分析選配軟體〈R&S MXO-K333〉，可將 MXO 示波器轉化為卓越的波形分析工具，專為深度的三相交流電電源特性分析而設計。 R&S MXO-K333 三相功率分析畫面： R&S MXO 示波器可透過安裝〈MXO-K333 〉軟體，深入分析的交流電（AC）波形及功率特性。 MXO-K333 軟體簡化了總功率結果、多相交流電源品質、諧波標準測試和失真測量，同時保留原始瞬態波形，以便快速進行根本原因追蹤。MXO 示波器系列內建設置引導（Guided-setup wizard），工程師能輕鬆將示波器的 8 個通道映射至電壓與電流探棒，並支援兩線、三線及四線（2V2A, 3V3A, 3VN3A）等多元接線配置校驗。 〈MXO-K333〉提供提供每個週期的功率計算、均方根值、功率因數、實功率和虛功率、總功率、相量/向量視覺化以及諧波/總諧波失真（THD）分析，其分析結果皆符合 IEC 61000-3-2 標準，以功率波形圖、諧波頻譜、FFT 統計資料和相量圖的形式呈現。 電動傳動系統與 SiC/GaN 自動化測試 除了示波器方案，R&S 也將展出針對電動傳動系統效率測試的〈LMG671 功率分析儀〉。該產品源自羅德史瓦茲收購的 ZES ZIMMER Electronic Systems GmbH，提供連續、高精度的功率測量，具有卓越的動態範圍，能夠提供被測傳動系統的輸出輸入效率，同時透過直接的轉速和扭力感測來獲取馬達的機械功率。該分析儀在基頻、諧波和寬頻功率這三個不同的頻寬下檢測逆變器的輸出，以提取高頻損耗等衍生值。 此外，針對碳化矽（SiC）與氮化鎵（GaN）元件，R&S 與 PE-Systems 合作展示自動化雙脈衝端點（EOL）測試系統。該系統採用機架式優化的 MXO5C 8 通道示波器，結合 R&S RT-ZISO 隔離探棒系統，能在生產線上實現穩定且符合 AQG 324 標準的動態切換行為評估，大幅提升功率電子元件的生產效率與品質一致性。 R&S 聚焦電力電子測試，推動能源與電動車轉型 羅德史瓦茲副總裁 Philipp Weigell 表示：「電力電子是能源與移動轉型的核心。透過我們最新的測試與測量解決方案，能夠幫助工程師全面了解、優化和驗證下一代碳化矽（SiC）和氮化鎵（GaN）裝置的性能，為其設計帶來更高的效率、可靠性與開發速度。」 Rohde & Schwarz 於〈PCIM 2026〉的展出，將於德國當地時間 6 月 9~11 日、紐倫堡展覽中心7號展廳 100 號攤位舉行。關於 PCIM 完整詳情，請於官網查詢。 參考資料： Rohde & Schwarz presents its advanced solutions for power electronics testing at PCIM Expo 2026 Rohde & Schwarz at PCIM 2026 3-phase power analysis oscilloscope software | Rohde & Schwarz

AI Server 與 HPC 高速互連需求，推升 PCIe 6.0/7.0 發展 PCIe 6.0 相較於前代，傳輸速度提升至 64GT/s、並導入 PAM4 訊號機制；滿足 AI GPU、CXL 記憶體擴充、NVMe SSD 與高速網路設備，對於超高頻寬、資料吞吐量增加等迫切的需求。 PCIe 長期以來都是 CPU、GPU、NIC、SSD 與加速器之間的高速互連標準，在 AI 訓練與大型模型運算需求推升下，PCIe 6.0 導入： 64GT/s 傳輸速率 PAM4（Pulse Amplitude Modulation 4-level） 更高頻寬密度 Forward Error Correction（FEC） 更低延遲資料交換能力 這些技術使 PCIe 6.0 成為伺服器與 GPU 加速器互連的重要核心技術，亦是 AI Server、HPC 與資料中心的重要基礎。PCIe 6.0 使用的 PAM4 訊號機制，比 NRZ 能同時傳輸更大量資料，但更容易受到干擾而不穩定，干擾因素例如： 雜訊影響 時序偏移（jitter） Bit Error Link Training 問題 協定同步異常 為了追求更高速的資料傳輸能力，產業界正積極投入以 PCIe 6.0、7.0 為核心架構的 AI 伺服器、高效能運算（HPC）、CXL 記憶體擴充與高速資料中心平台開發。隨著 PCIe 6.0 導入 64GT/s 與 PAM4 訊號技術，系統設計與驗證複雜度也大幅提升。因此，業界需要更高階的 PCIe Analyzer、Exerciser 測試平台，才能在產品開發階段即時分析、模擬實際裝置行為，並快速找出 PCIe、CXL 與 NVMe 等高速介面的協定問題，進一步提升系統除錯與驗證效率。 VIVAI Solutions 從兩年前就開始打造〈Xgig 6P16 PCIe 6.0/CXL/NVMe 協定分析/驗證平台〉，已經與多家研發大廠合作，助力於 PCIe 6.0、CXL 3.1 測試分析及除錯。2026 年 5 月， VIAVI也正式宣布，〈Xgig 6P16〉已獲得《PCI-SIG》協會〈PCIe 6.0® Gold Suite Compliance Testing〉認證。 且 VIAVI 更進一步，預告即將推出更新一代、功能強大的 Xgig 7P16 PCIe Analyzer/Exerciser。 Xgig 6P16 採用 AMD Versal™Premium Adaptive SoC 為核心 為了滿足 PCIe 6.0 複雜的鏈路與穩定性需求。VIAVI Solutions 與世界級晶片大廠《AMD》合作，導入 AMD Versal™ Premium Adaptive SoC 為核心，打造新一代 Xgig® 6P16 PCIe 6.0 Analyzer/Exerciser，提供穩定、高速的 PCIe、CXL 與 NVMe 高速介面測試與除錯能力。 VIAVI 的研發技術專家 Tarik Rostum 表示：VIAVI 過往與 AMD 已建立長期合作關係，這次〈Xgig 6P16〉選擇 AMD Versal Premium Adaptive SoC 晶片和系列元件，其具備更高 fabric 密度、transceiver 密度、高容量記憶體，完美符合 PCIe 6.0 的 transceiver 與邏輯密度需求。 AMD - Versal Premium Adaptive SoC 的優勢包括： 高密度 programmable logic（fabric） 高速 transceiver 支援 64Gbps PAM4 高頻寬資料處理能力 即時封包分析能力 可重構 adaptive 架構 支援 PCIe 6.0 / CXL / NVMe VIAVI Xgig 6P16 結合 Analyzer 與 Exerciser，強化 PCIe 6.0 除錯效率 VIAVI Solutions 研發技術成員 Tarik Rostum 表示：「目前產業仍處於 PCIe 6.0 的早期開發階段，市場上可供測試的裝置非常少，VIAVI 是少數提供 PCI-SIG 測試服務的公司之一。」 《VIAVI Solutions》是專精於光通訊、乙太網傳輸及高速匯流排的百年研發商。為多種產業提供完整的測試、監控、保證，以及高韌性定位、導航與授時 PNT 解決方案。旗下設備在全球用於支援大規模電信網路監控、在地資料中心、儲存與傳輸基礎架構。 在 PCIe 6.0 競爭中，VIAVI 的〈Xgig 6P16〉優勢在於，可同時擔任 Analyzer/Exerciser 角色，擷取與模擬 PCIe 實際封包傳輸，以協助使用者除錯協定問題。 VIAVI Xgig 6P16 - Exerciser 特色 Xgig 6P16 - Exerciser 提供雙向鏈路擷取，讓使用者可以看到完整的雙向流量，並對其 IP 中出現的任何問題進行除錯。Exerciser 可將使用者定義的資料封包傳送至 DUT，並搭配 Analyzer 監控回應。並且可同時發送/回應封包，實現 PCIe 6.0、CXL 與 NVMe 流量的複雜可重複測試。該 Exerciser 支援 HPC 與 AI 等高頻寬應用，並透過位元層級控制（bit-level control）協助除錯通訊協定問題。 Tarik Rostum 解釋：「Exerciser 裝置可讓客戶的產品在與其他 PCIe 6.0 裝置實際測試之前，或同步進行測試時，先行驗證自己的產品的穩定性與可靠度。」 VIAVI Xgig 6P16 - Analyzer 特色 Xgig 6P16 - Analyzer 可識別擷取 PCIe 6.0 流量中的潛在問題，使用者可以觀察裝置啟動（bring-up）過程，以及與其他裝置的互動情況；例如：若在實驗室中 PCIe 6.0 待測物無法如預期正常作動，可以將 Xgig 6P16 以 Analyzer 模式，透過 VIAVI 的適配 Interposer 放在 Host 與 Device 兩個裝置之間，分析問題來源。 Tarik Rostum 解釋：「在使用 Analyzer 進行除錯時，Xgig 6P16 可以辨識、顯示未終止傳輸 （unterminated transactions）或其他鏈路異常狀況。在裝置 bring-up 階段，如果客戶使用 PCIe 5.0 或 6.0，並準備遷移至 PCIe 7.0、開發更新一代晶片時，客戶將需要更高速的 PCIe 鏈路。 而在實驗室進行 bring-up 時，使用 Analyzer 與其他裝置測試互通性是標準除錯流程之一。Xgig 6P16 可以幫助客戶快速排除各種互通性問題，包含是否要修改晶片設計。」 VIAVI 透過與 AMD 攜手，推動 PCIe 6.0 測試與 AI 高速互連發展 PCIe 6.0 高速、大頻寬，讓 PCIe、CXL 與 NVMe 的協定驗證、訊號完整性與互通性測試更加複雜。從裝置 bring-up、Link Training，到雙向流量分析與協定除錯，業界對可以穩定使用的高階 Analyzer 與 Exerciser 平台的需求正快速增加。 除了 6.0 之外，下一步 PCIe 7.0 正持續推進，AI GPU、CXL 記憶體擴充、高速 NVMe 與大型資料中心架構，皆將面臨更高頻寬、更複雜的互通性驗證需求。VIAVI Solutions〈Xgig 6P16〉結合 Analyzer 與 Exerciser 架構，可協助開發團隊加速 PCIe、CXL 與 NVMe 驗證流程。 Xgig 系列採用的 AMD 的 SoC 為核心，提供高密度 fabric 與高速 transceiver 能力，成為支撐 PCIe 6.0 高速運算測試平台的重要基礎。而 AMD 與 VIAVI 的合作，也讓業界使用者能親身體驗到，高速運算與 PCIe 測試技術，正邁向更高整合、更高頻寬與更即時的分析能力進化。 資料來源：VIAVI SOLUTIONS PROVIDES DATA MONITORING & TESTING WITH AMD VERSAL PREMIUM ADAPTIVE SoCs

感謝《新通訊》媒體平台邀稿： 多通道訊號與協定分析　M-PHY 6.0高速介面驗證 M-PHY 是一種內嵌時脈（embedded clock）的高速序列介面技術，專為行動裝置在極限效能與低功耗需求下所設計。具備：超高頻寬、低針腳數、通道可擴展性、高能源效率 等優勢，是目前高速資料傳輸架構中最重要的實體介面之一；廣泛應用於快閃記憶體、AI 計算、智慧型手機、高階相機、RF 子系統，以及晶片間處理器通訊（IPC）等領域。 在實際應用中，M-PHY 最主要的角色是作為 UniPro 協定的實體層，並與 UniPro 一同納入 JEDEC〈UFS〉 協定規範。最新一代受矚目的〈UFS 5.0〉中，M-PHY 亦是其中「高速儲存」與「行動運算系統」中的關鍵技術；〈UFS 5.0〉應用範圍從旗艦智慧手機、AI 邊緣裝置、穿戴式設備到高效能相機等多種終端產品。 MPHY+UniPro 協定堆疊與 JEDEC 定義的 UFS 應用層協定搭配使用 圖片來源：MIPI MPHY 6.0：協助下一代UFS效能 M-PHY 6.0 的驗證挑戰：高度精準的測試架構需求 隨著 M-PHY 介面速度不斷提升（目前達 HS-G6 等級），其極高資料傳輸速率、多通道（multilane）架構與 複雜的相容性要求，使 M-PHY 實體層的驗證變得極具挑戰性。M-PHY 6.0 的重大革新，傳輸效能超越前代 86%。 MIPI 聯盟和 JEDEC 組織新的 M-PHY 6.0、UniPro 5.0 規範，對效能達成了重大改革，傳輸速度最高可達 10.8GB/s，比 UFS 4.0 和 4.1 的 5.8 GB/s 效能提升了 86%。JEDEC 稱這項突破將滿足未來的 AI 行動裝置、智慧型手機和邊緣運算設備的需求，這些設備依賴大型資料集的超高速存取，來達成如 AI 即時問答等功能。 新一代 M-PHY 6.0 介面及新增的 HS-G6 Gear 標準，支援的資料速率是前代 HS-G5 最大資料速率的兩倍。且 MPHY 6.0 的資料改為新型的 PAM 4 訊號模式與 1b1b 編碼，使單一時間內傳輸的訊號量提高；雖然訊號複雜度也提升，但 M-PHY 6.0 使用前向糾錯（FEC）來處理/修正訊號，能夠修正多達 3 位元組資料。此外，M-PHY 6.0 使用 Transmitter Equalization 來防止訊號重疊，降低符號間干擾（ISI）。 面對 M-PHY 6.0、UFS 5.0 高複雜測試分析，Protocol Insight 具備完整測試能力 《Protocol Insight》是目前唯一提供符合《UFSA》一致性測試矩陣（Compliance Test Matrix）驗證的協定測試設備供應商。其 Falcon 系列最新研發的〈G600R〉與〈G650R〉UFS/UniPro 協定驗證與分析儀，專為新一代 UFS 5.0 與 M-PHY 6.0 的高速、高複雜度測試需求所設計，並將示波器與邏輯分析儀功能整合於單一平台，讓使用者能以一台設備快速識別複雜的協定與訊號問題，大幅提升除錯與驗證效率。 〈G600R〉、〈G650R〉完整支援最新的 UFS 5.0、UniPro 3.0 及 M-PHY 6.0 HS-G6 測試規格，並配備 2 個雙向 MIPI M-PHY 6.0 匯流排通道，可同時進行 M-PHY 6.0 類比訊號的即時擷取（RAD），並將封包資料與 RAD 資訊進行精準的時間對應顯示。系統同時提供 Smart Tune™ equalization、Eye Monitor、Trace Validation™ 與 Events View 事件視圖等獨特功能，協助使用者在實體層與協定層之間建立完整的可視化關聯，快速定位跨層級問題，進而有效縮短驗證週期。此外，Falcon 系列亦支援連結流量產生與錯誤注入功能，可用於主機模擬、壓力測試，以及合規性與一致性驗證。 結合類比 ADC 與協定資料顯示，執行 M-PHY 6.0 HS-G6 訊號分析 相較於一般邏輯分析儀的資料顯示方式，〈G600R〉、〈G650R〉獨家優勢在於採用「高性能 ADC」對輸入資料進行連續取樣，並開啟 PAM4 和 PAM2 眼圖做訊號補償，在不使用 FEC 的情況下，將 M-PHY 6.0 HS-G6 的原生誤碼率 1E-6 提升至 1E-15。這些補償提供即時鏈路阻抗、原始訊號數據、眼圖品質和信噪比（SNR）資訊。恢復的資料被轉換為資料包格式，並以 UFS、TFS 和 UniPro 協定視圖呈現。同時，每個通道的時間關聯類比數據也會與封包資料同步顯示，讓使用者能同時掌握協定行為與實體訊號狀態。 Slicer Eye and Eye Monitor Eye Monitor viewed with the offline viewer Falcon-G600R-650R-Powerful Debug Capabilities 較進階的〈G650R〉除了具備協定分析功能外，還能在 x2 鏈路連線上產生流量，並同步擷取 DUT 的回應資料。此外，G650R 支援主機模擬（Host Emulation）以及 UniPro 和 JEDEC 的一致性測試（CTS），實現協定分析與類比訊號擷取的同步整合，滿足高速儲存與行動平台 SoC 對 UFS/UniPro 高可靠度驗證的最終需求。 Protocol Insight G650R_G600R M-PHY 6.0 世代的系統化驗證流程革新 隨著 M-PHY 6.0 與 UFS 5.0 將資料速率推升至 HS-G6 等級，介面設計的挑戰已不再僅止於頻寬本身，而是橫跨實體層訊號完整性、等化機制、錯誤行為，以及協定層互通性的整體驗證問題。 在 PAM4 調變、多通道架構與 FEC 並存的高速環境中，同時掌握類比訊號行為與協定封包關聯的測試架構，能夠有效支援除錯、優化一致性驗證流程。透過整合即時類比擷取、高解析 ADC 與完整的 UFS／UniPro 協定分析能力，工程團隊得以在單一平台上完成跨層級觀測與問題定位，確保 M-PHY 6.0 介面在應用系統中的穩定性、相容性與量產可行性，成為新一代高速儲存與行動運算平台成功落地的關鍵基礎。 《翔宇科技》代理 Protocol Insight 旗下各種 MIPI 匯流排測試分析設備，提供從研發、除錯、驗證到一致性測試的完整技術支援。隨著 UFS 5.0 與 M-PHY 6.0 生態系加速發展，翔宇科技也將與全球測試技術領導者共同合作，協助台灣業界在高速儲存、車用電子及智慧行動裝置領域中保持競爭優勢，加速下一代 AI 產品的研發與上市步伐。 關於 Protocol Insight Protocol Insight 為行動 (mobile) 和行動應用關聯性 (mobile-influenced) 產品的開發商，如智慧型手機、平板電腦、物聯網、以及電動汽車等提供量測與測試解決方案；自2014年以來，Protocol Insight一直提供UFS和UniPro測試工具，並成為UFS和UniPro應用在協定定分析和封包產生器的領導者；此外，Protocol Insight也在MIPI UniPro和測試工作小組，對UniPro規範的發展做出了重要貢獻。 參考資料 Protocol Insight® 新發布！適用於 JEDEC UFS 5.0、MIPI UniPro 3.0、M-PHY 6.0 的 Falcon G600R 系列測試儀 JEDEC 宣布 UFS 5.0 標準即將定案，為 AI 行動裝置時代打造高速、安全儲存方案 MIPI MPHY 6.0: Enabling Next-Generation UFS Performance - Verification - Cadence Blogs UFS 5.0 Official With Near Double AI Speed M-PHY v5.0發布助力快閃儲存應用傳輸翻倍 Protocol Insight® announces the Falcon G600R series protocol exerciser analyzer for UFS 5.0, UniPro 3.0 and M-PHY 6.0

VIAVI Solutions 宣布新一代 Xgig 7P16，搶攻PCIe7.0 - AI 超高速互連關鍵測試 《VIAVI Solutions》宣布大舉投資 PCIe 7.0 測試技術，並積極開發全新 PCIe® 7.0 協議分析測試平台，受惠於 PCIe 6.0 世代在 Tier 1 客戶中的成功導入，包括 CPU 供應商、Retimer 與高速 IC 業者、SSD 廠商、伺服器 ODM 與 CSP，VIAVI 不僅提升市場滲透率，也累積關鍵開發與驗證經驗，形成正向循環，進一步推動其提前布局 PCIe 7.0 生態系。 VIAVI 最新 PCIe 7.0 測試平台 —〈Xgig 7P16〉將於 2026 年 5 月 6~7日，美國加州舉行的《PCI-SIG 開發者大會》上首次亮相。VIAVI 誠摯邀請全球產業夥伴，蒞臨 PCI-SIG 開發者大會 - VIAVI的攤位交流，體驗 VIAVI 的測試設備與驗證技術。若您有興趣在 PCI-SIG 開發者大會與 VIAVI 會面，可透過《翔宇科技》協助安排。 若您對 PCIe 7.0 & Xgig 7P16 有興趣，歡迎填寫【 此表單 】諮詢 PCIe7.0 規格解析：128 GT/s 帶來的頻寬革命與測試挑戰 PCIe 7.0 延續倍增頻寬的發展路線，單通道傳輸速率提升至 128 GT/s，相較 PCIe 6.0 再度翻倍，為 AI 運算與資料密集型應用提供更高吞吐量。PCI-SIG 所推動的此一標準，主要針對以下應用場景： AI / ML 訓練叢集（GPU、TPU、AI Accelerator） 超大規模資料中心（Hyperscale Data Center） 高速儲存（NVMe SSD） 記憶體擴展架構（CXL） 然而，頻寬提升的同時，也帶來多項技術挑戰： 訊號完整性（Signal Integrity）要求大幅提高 錯誤更難偵測與定位 協議層與實體層交互更加複雜 系統級除錯成本顯著上升 可以預見 PCIe 7.0 速率下，CPU、GPU、加速器與記憶體之間的高速資料流動，將使開發者將面臨前所未有的測試與除錯挑戰。具備深度協議分析能力的測試平台，會試半導體、伺服器與系統廠不可或缺的關鍵工具。 VIAVI PCIe7.0 測試平台：打造完整協議分析與驗證能力 針對 PCIe 7.0 所帶來的測試挑戰，《VIAVI Solutions》宣布投資開發新一代 Xgig 系列 —〈Xgig 7P16 PCIe 7.0 協議分析測試平台〉，該平台承襲過去經驗將，包含 VIAVI Xgig® 系列協定分析儀、協定驗證（Exerciser/Compliance）和各類型 interposer，提供完整協議層的解析協助除錯。其最新設計將於 2026 年 5 月 6~7日，在美國加州舉行的《PCI-SIG 開發者大會》上首次亮相。 VIAVI 高級副總裁兼實驗室與生產總經理 Tom Fawcett 表示：「PCIe 7.0 能夠加快伺服器內部 CPU、GPU、網路卡、加速器和記憶體之間的資料傳輸速度，同時支援透過光纖進行 PCIe 傳輸，實現更遠距離、機櫃層級互連。以 PCIe 7.0 數據速率進行測試，將對晶片、週邊設備和系統開發商帶來嚴峻的挑戰。做為少數幾家擁有 PCIe 合規性測試專業知識的研發商，VIAVI 很榮幸能夠投資於這個新興生態系統。」 VIAVI 表示，新一代〈Xgig PCIe 7.0 協議分析測試平台〉著重於深入洞察。平台包含過往熟悉的 Xgig 適配軟體：Trace View、Expert 和 Serialytics。同時，針對 PCIe、IDE、NVMe 和 CXL 及更高版本的完整協定分析；搭配連結訓練（Link Training）和狀態機 LTSSM 覆蓋測試、自動調較（Auto Tuning）功能、Link Bifurcations；以及 Python API 腳本編寫。 Xgig 核心測試架構 - 整合三大關鍵模組： Protocol Analyzer：即時擷取並解析 PCIe 封包 Protocol Exerciser：模擬真實流量與異常情境，以及各協會要求的符合性測試(Compliance Test) Interposer：在系統中進行非侵入式訊號擷取 多協議支援：PCIe、NVMe、CXL LTSSM 分析與控制：精準掌握鏈路訓練與狀態轉換 Python API 自動化測試：提升驗證效率與可擴展性 搭配 Xgig 軟體工具（如 Trace Viewl、Expert 分析與 Serialytics），可進一步強化除錯與性能分析能力。 AI 伺服器與 CXL 架構：PCIe 7.0 測試需求爆發 在 AI 基礎建設快速擴張的推動下，PCIe 7.0 不僅是主機板內部匯流排技術，更進一步延伸至整個資料中心互連架構。關鍵發展包括： AI 高速互連需求：AI 訓練叢集需要在 GPU 與加速器之間透過 Scale-Up 進行大量資料交換，PCIe 7.0 成為關鍵傳輸骨幹。 CXL 記憶體架構崛起：CXL 透過 PCIe 實體層運作，使記憶體共享與擴展成為可能，進一步增加測試複雜度。 PCIe 光互連（Optical Interconnect）：PCIe 技術開始導入光傳輸，支援機櫃級與資料中心級距離，測試範圍從電性延伸至光電整合（CPO / Optical I/O），VIAVI Solutions 憑藉在光通訊深耕近百年的經驗，同時提供各種光學量測方案應用於 PCIe over Optics。 在 PCIe 7.0 世代，單純的訊號量測已無法滿足需求，產業更需要「深度協議分析能力」，來滿足產業鋼需，包含：快速定位系統錯誤（Debug efficiency）、縮短產品開發週期（Time-to-market）、確保跨裝置相容性（Interoperability）、提升 AI 系統整體效能。 隨著 PCIe 技術持續演進至 128GT/s 等級傳輸架構，測試與驗證將不再只是輔助角色，而是整個產業發展的核心基礎設施。尤其在 AI 與雲端基礎建設中，任何微小的傳輸錯誤都可能導致效能瓶頸或系統不穩定。VIAVI Solutions 此次宣布投資開發 PCIe 7.0 測試平台，將優於同業提前布局 PCIe 7.0 生態系，強化高速介面測試市場領導地位。 PCI-SIG 2026，VIAVI 講座解析：PCIe 6.0 錯誤注入與系統恢復關鍵技術 在《PCI-SIG Developers Conference 2026》中，VIAVI Solutions 由資深專家 Yamini Shastry 分享〈PCIe 6.0 FLIT Mode Error Injection and Recovery Analysis〉。其專長涵蓋 PCIe、Ethernet、SAS 等高速協議分析與測試。 本場將說明如何透過 VIAVI 的 Exerciser 進行錯誤注入，驗證從 PHY 到 Transaction layer 的系統錯誤處理與恢復能力，重點包含 LTSSM timeout、L0p 設定與 DLP 錯誤等議題。 隨 PCIe 邁向 7.0，高可靠度驗證成為關鍵，誠摯邀請與會者前往聆聽，掌握最新測試方法與實務經驗。 ▼ PCI-SIG Developers Conference 2026 Agenda - Day 1 VIAVI Topic：〈PCIe 6.0 FLIT Mode Error Injection and Recovery Analysis〉 翔宇科技助客戶 與VIAVI於〈PCI-SIG 開發者大會 2026 - 加州〉深入交流 VIAVI 誠摯邀請產業夥伴、工程技術人員與全球客戶蒞臨 PCI-SIG 開發者大會於VIAVI的攤位交流，親身體驗 VIAVI 的測試設備與驗證技術，並共商 AI 與PCIe以及光通訊融合發展新機會。 《翔宇科技》為 VIAVI Solutions 全球前三的代理商，若您有興趣在 PCI-SIG 開發者大會 與 VIAVI 團隊會面，獲得最新PCIe 7.0解決方案的相關資訊，歡迎透過《翔宇科技》協助安排。 • 展會資訊：PCI-SIG® Developers Conference 2026 • 日期：May 6-7, 2026 • 地點：Santa Clara Convention Center - Santa Clara, CA • VIAVI 產品資訊，請聯絡：sales@eagletek.com.tw 若您對 PCIe 7.0 & Xgig 7P16 有興趣，歡迎填寫【 此表單 】諮詢 相關新聞： VIAVI Announces Investment in PCIe 7.0 Protocol Analysis Testing Platform PCI-SIG® Releases PCIe® 7.0 Specification to Support the Bandwidth Demands of Artificial Intelligence at 128.0 GT/s Transfer Rates

全球光纖通訊與網路測試領導廠商 VIAVI Solutions，將於 2026 年 3 月 17–19 日 參加於洛杉磯舉辦的 OFC 2026。 OFC 2026 為全球規模最大的光通訊與光纖產業年度盛會，聚焦前沿技術、標準與實務應用。共計有全球超過 700 家光通訊、半導體等相關領域的知名企業參與盛會；今年 OFC 聚焦於：AI 驅動網路架構、光互連、超大規模資料中心連接技術、可持續光通訊技術發展……等多項主題。 VIAVI Solutions 在 OFC 主攻高速乙太網、光通訊及 AI 設施佈建需求 在 AI 訓練需求爆發下，資料中心內部與資料中心之間的頻寬需求邁向 800G、1.6T 發展。傳統銅纜互連在功耗、距離與訊號完整性上逐漸面臨極限，使高速乙太網與光通訊互連是現行資料中心架構的主流方向。同時，矽光子與 CPO 技術正加速導入「乙太網交換機」與「AI GPU伺服器平台」，讓光傳輸更貼近運算晶片核心，有效降低功耗並提升頻寬密度。這些新架構的導入，也對測試、驗證與量測提出更高標準與更複雜的挑戰。 在 OFC 2026 展會中，VIAVI Solutions 主攻高速乙太網、光通訊及 AI 基礎設施；將展示橫跨「設計驗證」、「量產測試」到「產線監控」的完整測試工具，協助設備商、系統整合商與資料中心營運商因應高速乙太網與光通訊的技術演進。 VIAVI Solutions - OFC 2026 展會亮點： 1.6T乙太網路測試解決方案：ONE LabPro 1600 〈ONE LabPro 1600 高速乙太網路測試解決方案〉採用 Broadcom 最新的 SerDes 和 DSP 技術，為更高速、更新標準的實體層晶片提供滿足各種測試需求的完整系統，能夠測試 framed/unframed traffic，並支援乙太網路結構核心的高頻寬網路交換，實現大規模 AI 部署；為積體電路（IC）、收發器和交換系統製造商提供研發、系統驗證測試 （SVT）以及即時生產和製造測試。是專門針對 AI 大量傳輸負載測試而設計、能連接高端口數、多種速率的乙太網性能測試系統。 且 VIAVI 不斷精益求精，2026 新一代改版的 ONE LabPro 1600，可原生支援 OSFP-RHS 架構，直接插入 RHS 模組進行測試，不透過任何轉接 adapter，避免損耗。 ONE LabPro 1600 應用優勢 深入的實體層（PHY）測試、向前糾錯（FEC）測試、MAC/IP 測試 適合應用場景：AI 與 ML 超高效能運算、量子運算、乙太網路設備，特別是 800GbE／1.6TbE 高速設備研發 高端口密度與擴充性，最多可容納 16 個 8 埠測試模組 測試連接埠支援多種組合：64 x 1600Gb/s、128 x 800Gb/s、256 x 400Gb/s、1024 x 100Gb/s 採用最新的電源與熱管理功能，於高負載運行時仍保持穩定與高效能 原生支援 OSFP-IHS以及OSFP-RHS 介面，不需透過轉接治具（adapter） 應用領域： 光收發模組測試（Optical Transceiver Test）、流量產生與分析（Traffic Generation & Analysis）、FEC 規範符合性驗證（FEC Compliance Validation）、乙太網路交換器測試（Ethernet Switch Testing） MAP-380多應用光學測試平台（8 插槽） 〈VIAVI MAP-300 系列-多應用光學測試平台〉專為高速光通訊、資料中心與矽光子測試 打造的模組化光學量測系統，廣泛應用於研發實驗室與量產測試環境。 MAP-300 系列採用高度擴充的機箱架構，支援 3 插槽（330）與 8 插槽（380）配置，可彈性搭配 OSA、OTDR、IL/RL、OSNR、DWDM 與偏振相關量測模組，滿足 800G、1.6T、高速乙太網與光傳輸系統 的測試需求。 該平台支援熱插拔模組、遠端程式控制與多使用者操作，並提供直覺化 Web GUI 與觸控顯示，便於自動化測試整合。MAP-300 同時具備向後相容 MAP 系列模組的優勢，協助設備商與系統商因應 光通訊與 AI 資料中心 持續演進的測試挑戰，是新世代光學測試的核心平台。 ▲ MAP 系統可自由配置多有功能的光模塊，包括：C/L 波段光源和放大器、光學訊號調節、光訊號交換和路由、光源和頻譜量測、插入損耗/回波損耗 手持式光纖探針顯微鏡：INX 760探針顯微鏡 〈INX™ 760 探針顯微鏡〉能針對單光纖連接進行高效率、高精準度檢測，並支援 VIAVI TPA™（測試流程自動化），可自動化測試設定、尖端配置、端面影像聚焦和擷取、端面影像分析、儲存結果等工作。 INX 760應用優勢 高效執行單光纖連接器的自動檢查、MPO連接器的半自動檢查 AutoID 偵測尖端功能，可消除手動設定和更換尖端時的錯誤 VIAVI 測試流程自動化 TPA 確保作業每個階段的一致性、效率和準確性 FVAM-2000桌上型光纖端面檢測顯微鏡 〈FVAM-2000 桌上型光纖端面檢測顯微鏡〉專為實驗室與生產線環境設計，提供快速可靠的自動化光纖端面檢測與分析。將顯微鏡結合軟體分析、照明與獨特光學轉接頭系統，可靈活處理單芯、雙芯及多芯連接器（如 MPO、OSFP、QSFP 等），並支援自動對焦、自動平移與即時 Pass/Fail 判定等功能，有效提升檢測效率與一致性。 FVAM-2000 透過 FiberChekULTRA 軟體與開放式 API 整合，簡化生產流程並提供完整檢測報告，是高速光通訊設備製造與品質保證的理想工具。 CleanBlastPRO 自動光纖端面清潔系統 〈CleanBlastPRO 自動光纖端面清潔系統〉專為光纖大量製造、追求一致性品質的量產環境設計；特別適用於光纖元件製造商、連接器與模組廠、系統整合商及資料中心相關設備產線。 採用精準非接觸式空氣-溶劑-空氣清潔流程，透過快速、重複性高的自動清潔循環，徹底移除污染微粒而非擴散或嵌入端面，有助提升製造良率與測試一致性。該系統內建溶劑儲存槽與高效空氣過濾系統，搭配直覺式 LCD 操作介面與多種精密清潔噴頭，可靈活支援多種光纖連接器類型與產線需求。 翔宇科技可幫助客戶於 OFC，安排與 VIAVI 深入交流 VIAVI 誠摯邀請產業夥伴、工程技術人員與全球客戶蒞臨 OFC 展位：1239 交流，親身體驗 VIAVI 的測試設備與驗證技術，並共商 AI 與光通訊融合發展新機會。 《翔宇科技》為 VIAVI Solutions 全球前三的代理商，若您有興趣在 OFC 與 VIAVI 團隊會面，歡迎透過《翔宇科技》協助安排。 VIAVI 產品資訊，請聯絡：sales@eagletek.com.tw • 日期：2026 年 3 月 17–19 日 • 地點：洛杉磯會議中心（Los Angeles Convention Center） • 展位號碼：1239

感謝《新通訊》媒體邀稿刊登： 相位雜訊頻率穩定性全局掌握 VCO特性與量測技術解析 在現代無線通訊、雷達系統與高速數位應用中，壓控振盪器（VCO, Voltage-Controlled Oscillator） 是不可或缺的核心元件。 從 5G 通訊到高速資料轉換器，VCO 的頻率穩定度與相位雜訊表現，直接影響整體系統效能。然而，實際應用中的 VCO，往往與理想模型存在顯著差距，因此如何理解其非理想特性、進行精準量測與調整，成為工程設計的關鍵。 什麼是VCO？頻率可控的核心震盪來源 VCO 是一種輸出頻率可由輸入電壓控制的振盪器，其基本運作原理是透過調整控制電壓，改變振盪電路中的電容或電感參數，使輸出頻率隨之變化。這樣的特性使 VCO 成為鎖相迴路（PLL）中的關鍵組件，負責產生穩定且可調的頻率來源。 在理想狀態下，VCO 應具備以下特性： 完美的線性度：輸出頻率與控制電壓成絕對線性關係（固定靈敏度 MHz/V）。 極高頻譜純度：輸出為純淨單頻正弦波，無相位雜訊與諧波。 高穩定性：不受電源波動、負載變化或溫度影響。 但是，這樣的理想條件在現實中幾乎不存在。 VCO應用場景 VCO 廣泛應用於各類系統中，從通訊到高速數位系統，包括： PLL（鎖相迴路）頻率合成： PLL 透過回授機制將輸出頻率鎖定在參考時脈上，而 VCO 則負責實際產生可調的高頻訊號。例如，在手機晶片中，基頻處理器會透過 PLL + VCO 將低頻參考時脈（如 26 MHz）轉換為數 GHz 的射頻訊號。 無線通訊（5G、Wi-Fi）： 以 5G 支援 sub-6 GHz、毫米波（mmWave）頻段為例，其 VCO 必須能在極高頻率下維持穩定振盪，同時具備低相位雜訊特性，否則將導致訊號調變失真或誤碼率上升。Wi-Fi 6/7 系統亦類似，在多頻段切換與高頻寬傳輸（如 320 MHz channel）下，VCO 的頻率切換速度與穩定性會直接影響連線品質與吞吐量。 雷達與感測系統： VCO 則扮演 chirp signal 產生器的角色。例如在車用毫米波雷達中，VCO 會產生線性調頻（FMCW）訊號，用於距離與速度偵測；這類應用對 VCO 的線性度（Kvco linearity）與頻率穩定性要求極高。 高速數位系統與 SerDes 介面： VCO 則主要用於時脈產生與資料同步。以 PCIe、Ethernet 或高速記憶體介面為例，系統需要極低 jitter 的時脈來源來確保資料正確傳輸。VCO 通常整合於時脈資料回復（CDR）電路中，負責追蹤輸入資料流的時序，並產生同步時脈。若 VCO 相位雜訊過高，將直接導致 jitter 增加，進而影響眼圖開口與 BER。 理想與真實VCO的差距：相位雜訊與非線性效應 實際 VCO 的最大差異，來自於「相位雜訊（Phase Noise）」與各種非理想因素的干擾。相位雜訊代表訊號在頻率上的隨機抖動，通常以 dBc/Hz 表示，並隨著頻率偏移而變化。這種雜訊會導致頻譜展寬，進而影響系統的誤碼率（BER）與訊號品質。 舉例，下圖是使用〈R&S®FSWP 相位雜訊分析與 VCO 測試儀〉，量測出的相位雜訊值。FSWP 靈敏度最高達 25 dB ▼ 影響 VCO 表現的關鍵因素 首先是主動元件本身的 Thermal Noise 與 Flicker Noise，這些雜訊會透過振盪機制轉換為相位雜訊，特別是在低頻偏移區域影響顯著。其次，電源雜訊與地彈（Ground Bounce）也會透過電源耦合進入振盪核心，使頻率產生不穩定抖動。 此外，VCO 的調諧曲線（Kvco）往往呈現非線性，使得頻率對電壓的響應不均勻，這在高精度應用中會造成控制困難。另外，還有溫度變化的問題，元件特性隨溫度改變，將導致頻率漂移（Frequency Drift），影響長時間穩定性。 頻率漂移（Frequency Drift）包括： 頻率推移（Frequency Pushing）： 電源電壓（Vsupply）的波動導致輸出頻率偏移。這反映了 VCO 對電源雜訊的敏感度。 頻率拉移（Frequency Pulling）： 當輸出負載阻抗發生變化（非完美 50Ω 匹配）時，導致的頻率不穩定現象。 諧波功率（Harmonic Power）： VCO 會產生基頻整數倍的諧波，若抑制不足，會干擾系統其他頻段。 調諧電壓與輸出頻率之間沒有固定的關係，但在大多數 VCO 設計中，輸出頻率隨調諧電壓線性單調遞增；增加或減少壓控電壓（Vtune）會以連續線性的方式增加或減少振盪器的輸出頻率。調諧電壓可以以離散的步長（Discrete Step Size）（電壓越高 → 頻率越高；多數設計為線性關係）或連續的方式改變。 VCO測試：從頻譜到相位雜訊的完整量測方法 良好的工程實踐要求在設計、調試或生產過程中對振盪器進行精確測量或特性分析；了解輸出頻率/輸出功率隨時間的變化情況，以及振盪器射頻輸出端是否有明顯的諧波或雜訊訊號，通常非常重要。由於振盪器通常是電子和射頻設備的核心組件之一，因此振盪器輸出的品質會對整個系統的功能或性能產生重大影響。 在實務上，VCO 的測試不僅是量測輸出頻率，更重要的是分析其「頻譜純度」與「相位穩定性」。 基本測試會從頻譜分析開始，觀察輸出頻率、諧波與雜訊底噪（Noise Floor）。然而，若要精準評估 VCO 性能，則必須進一步進行「相位雜訊量測」。相位雜訊測試通常會關注不同頻率偏移（如 1 kHz、10 kHz、1 MHz）下的雜訊表現，並繪製相位雜訊曲線，可用來判斷： 近端雜訊 Close-in Phase Noise：受 flicker noise 影響 中距雜訊：受迴路與元件影響 遠端雜訊：接近系統 noise floor 此外，工程師也會測量 jitter（抖動）與 Allan deviation，以評估時間穩定性。下圖是在一時間域以內，以固定間隔量測振盪器頻率，計算 Allan deviation 與變異數，並以時間曲線呈現 ▼ 如何調整VCO 在調整 VCO 時，工程師通常會從電路設計與系統層面同時著手。首先，可透過調整 LC tank 的 Q 值來降低相位雜訊，因為高 Q 值能提升頻率選擇性，減少能量損耗。 其次，控制電壓的穩定度至關重要，通常需搭配低雜訊電源與濾波設計，以避免電源雜訊直接影響振盪頻率。對於 Kvco 非線性問題，則可透過線性化設計或校正演算法進行補償。在系統層面，VCO 通常會與 PLL 搭配使用，透過回授機制穩定輸出頻率，同時降低長期漂移與雜訊影響。 如何使用 R&S FSPN、FSWP 進行VCO量測 在高精度量測領域，Rohde & Schwarz 的相位雜訊分析儀扮演關鍵角色，其中以〈FSPN〉與〈FSWP〉系列最具代表性。 ▲ R&S VCO與相位雜訊分析設備，左 FSPN、右 FSWP 〈FSPN 相位雜訊分析與 VCO 測試儀〉 專為快速、高準確度的相位雜訊量測設計，適合用於研發與產線環境。其優勢在於操作簡便，能快速取得 VCO 的相位雜訊曲線，並支援自動化測試流程，大幅提升測試效率。 〈FSWP 相位雜訊分析與 VCO 測試儀〉 則提供更高階的量測能力，極低相位雜訊，靈敏度最高達 25 dB；還支援交叉相關（Cross-correlation）技術，可有效降低儀器本身雜訊對量測結果的影響。並附加脈衝訊號量測（pulsed signal measurements）、殘留相位雜訊（residual phase noise, 包含脈衝訊號）的特性分析；整合式高階訊號與頻譜分析等選配功能。特別適合用於超低相位雜訊 VCO 的精密分析。 R&S FSWP 使用畫面，可將曲線指定為「相位雜訊」或「振幅雜訊」量測，輕鬆切換量測通道，並同時顯示所有量測結果： 設定量測 Phase Noise 畫面 R&S FSWP 交叉相關（Cross-correlation）量測畫面 R&S®FSWP 振幅和相位雜訊 自動量測脈衝參數 在實際操作上，工程師會將 VCO 輸出直接連接至儀器輸入端，設定中心頻率與偏移範圍，並進行校正後啟動量測。透過儀器內建分析功能，可快速取得相位雜訊圖、jitter 數據與整體頻譜品質評估，進一步用於設計優化與產品驗證。（若有興趣，可洽詢翔宇科技，為您提供進一步解說與討論） 掌握VCO量測與調校，打造高效能射頻系統 VCO 並非僅是單純的頻率產生元件，而是一個橫跨「電路設計、雜訊分析與量測驗證」的關鍵技術核心。VCO 透過電壓控制振盪頻率，構成 PLL 與各類高頻系統的基礎；然而在實務應用中，其性能表現往往受到相位雜訊、非線性調諧特性、溫度/阻抗等環境變因的共同影響，使得理想模型與真實行為之間存在顯著落差。 在量測與驗證上，工程實務已從傳統頻譜觀察，進一步發展為「以相位雜訊為核心」的精密分析方法。透過專用儀器進行不同頻率偏移下的雜訊量測，並結合 jitter 與 Allan deviation 等指標，掌握振盪器的動態行為與長期穩定度。同時，藉由高靈敏度分析設備與交叉相關等技術，也使得低雜訊 VCO 的特性得以被準確辨識與優化。《R&S 羅德史瓦茲》整合這些量測分析技術，有效提升 VCO 性能，確保使用者能控制 VCO 在 5G、AI、高速傳輸與先進感測等應用中的穩定運作。 《翔宇科技 Eagletek》長期代理 Rohde & Schwarz 全方位量測與測試（T&M）解決方案，產品與技術涵蓋無線與行動通訊、射頻與微波量測、EMC 測試，以及汽車電子等多元應用領域。協助企業解決高速乙太網路、半導體量測、匯流排協定、先進通訊測試……等量測問題。 參考資料： 相位雜訊的概念 相位雜訊的影響與最佳量測技術：從頻譜分析儀到相位雜訊分析儀 為什麼要做noise分析？noise分析又有哪幾種？ Rohde & Schwarz | 翔宇科技代理

Eagletek 翔宇科技 - 業務開發經理 吳瑀涵 Hans 受邀於《Tech666》Podcast 節目， 與 DIGITIMES 分析師 - 姚嘉洋 深度對談。 翔宇科技 Hans  與《姚姚Tech666》節目主持人姚嘉洋 本集節目重點 隨著 AI 算力需求持續攀升，資料中心的傳輸瓶頸已成為技術進化的下一個攻防戰。從今年的 NVIDIA GTC 大會到 OFC 2026，市場對 矽光子（SiPh） 與 共同封裝光學（CPO） 的討論已從早期的技術熱潮，轉向更為冷靜與務實的 落地檢測 。 今年 4 月，知名科技媒體《IC 之音 - Tech666》Podcast 節目，邀請翔宇科技 - 業務開發經理 Hans，從矽光子封裝技術、量測、CPO 整合，以及如何確保良率及驗證穩定性。帶領聽眾深入探討在規格尚未標準化的難題下，產業界如何應對矽光子和CPO測試的重重挑戰。 務實時代的來臨：矽光子量測的痛點在哪？ 過去一年，業界對於 CPO 的預期逐漸回歸現實。Hans 指出，從量測業者的第一線觀察來看，目前最大的問題在於 「良率與成本的平衡」 。由於矽光子涉及光學與電子元件的緊密整合，如何在封裝前精準定位失效點，並在封裝後進行高效能驗證，是當前量測流程中最迫切需要解決的門檻。 CPO標準化真空期：量測業者的生存遊戲 目前矽光子與 CPO 仍缺乏統一的國際量測標準，這對量測廠商而言既是挑戰也是機遇。 大量商轉面臨的製造瓶頸 ： 測試機台探針(Probe)如何對準（Alignment）與雷射光源耦合（Coupling）難題，以及光纖陣列（Fiber Array Unit, FAU） 目前各家規格不一；光纖排列密度、客製化的外觀皆有各異，導致量測儀器難以標準化對接待測物。 產業現況 ： 缺乏標準化導致研發週期拉長，量測設備需具備極高的彈性，以對應不同模組的規格變動。 拆解關鍵：一個完整的矽光子測試平台需具備什麼？ 在標準尚未統一的過渡期， 客製化量測架構成為產業主流 。Hans 在節目中詳細說明了一個完整的矽光子 / CPO 測試平台，必須具備的三大核心能力： 精密光學量測： 針對 O-band（目前主流頻段）進行掃頻測試，涵蓋光強度、波長準確度、OSNR（光信噪比） 以及關鍵的 PDL（極化相關損耗）。 電光整合測試： 延續傳統 EIC（電學 IC）測試，包含量測眼圖（Eye Diagram）、抖動（Jitter）與訊號完整性驗證。 光源對準（Alignment）與耦合（Coupling）： 協助客戶解決晶片光訊號與外部光纖連接時的整合驗證，並透過儀器本身高度自動化整合，提升測試效率與良率。 系統級驗證： 模擬實際應用場景，進行壓力測試與長時穩定性分析。 歡迎點擊 至 節目連結 收聽 主持人：《姚姚 Tech666》姚嘉洋  主持人姚嘉洋 曾先後任職科技產業記者與產業分析師等工作，合計超過十五年以上；針對全球半導體產業的洞察累積了相當厚實的能量與基礎。後期擔任產業分析師期間，多次接受國內天下、遠見與中國等多家財經媒體專訪，就半導體領域的發展動態提出觀察，受訪次數多達百餘次。 目前主要工作聚焦公司內部演講分享與教育訓練，以及與財經媒體合作針對重要半導體產業事件撰寫新聞分析，每年亦固定受邀至政大傳院企業公關選修課程，擔任業界講師。 來賓：Eagletek 翔宇科技 - 業務開發經理 吳瑀涵 Hans 來賓Hans Wu吳瑀涵 深耕量測與驗證產業近10年，業務專業領域涵蓋 PCIe、CXL、224G SerDes、400G/800G/1.6TbE PAM4 傳輸、UFS、USB，以及光通訊與矽光子相關技術。近年著重於研究 AI 伺服器與高頻寬交換系統的系統層設計與測試挑戰。 Hans 日常與國內外 IC 設計公司、系統廠、研究單位密切合作，從規格演進、架構規劃到實際驗證與除錯，累積大量第一線工程與市場觀察經驗。 除技術與市場推動工作外，亦積極參與產業交流，包含受邀於技術研討會、產業論壇、專題文章、Podcast 與跨廠合作活動。Hans 長期關注高速傳輸技術，以及 CPO 與矽光子技術對傳統系統架構、PCIe 角色與測試策略所帶來的轉變；致力於協助工程團隊從系統層角度，理解高速互連技術的發展趨勢與實務取捨。 關於 Eagletek 翔宇科技 Eagletek 翔宇科技成立於 2002 年，是專業的整合型測試方案供應商。作為全球多家量測大廠的長期合作夥伴，包含光通訊百年原廠 VIAVI Solutions、無線射頻專家 Rohde & Schwarz、Keysight …… 等，翔宇科技憑藉深厚的技術積累、及協助客戶實務操作的經驗，持續引進尖端測試解決方案，助攻台灣半導體與光通訊產業在全球矽光子競賽中佔據先機。 關於 VIAVI Solutions 《VIAVI Solutios》 在美國成立逾百年，是測試測量和光學技術的全球領導者。為從資料中心生態系統和通訊網路到軍事、航空航太、鐵路和緊急通訊等關鍵基礎設施提供支援和保障。此外亦開發和推廣應用於防偽、消費性電子、航空航太、工業和汽車等終端市場的大批量光學應用技術。 關於《Tech666》 《TECH666》 節目旨在傳遞科技、企業、人才永續的精神，透過邀請各領域企業分享最新科技資訊、產業趨勢、技術發展，以及企業治理經驗，強化聽眾對科技產業競爭力的理解。 關於 IC 之音 《IC 之音》 自2002年成立，致力於提升社會正面力量，透過「I Care. I Can. I Change！」的理念，傳遞公益與商業的結合，由新竹科學園區的科技菁英創立。 延伸閱讀： 〈串聯AI傳輸最後一哩〉：聚焦Scale-up與Scale-out架構下的PCIe與CPO矽光子關鍵技術 VIAVI Solutions 於 OFC2026 展示 AI 高速連接測試，驗證 1.6T、800G 與 CPO 架構 光學測試創新技術：VIAVI Enhanced-TDR，簡化 IL/RL 測試流程 #翔宇科技Eagletek #竹科Podcast #CPO #PCIe #SiliconPhotonics #AIInfrastructure #ScaleUp #ScaleOut #HighSpeedInterconnect #SignalIntegrity #OpticalTesting #Eagletek #VIAVI #RohdeSchwarz

在 AI 模型規模呈指數成長的趨勢下，資料中心正面臨 「算力 vs I/O」 嚴重失衡的瓶頸。根據講座分享，現代 AI GPU 機櫃功耗已突破 100kW，傳輸頻寬需求卻無法同步提升，導致大量運算資源受限於 I/O 效能。 2026 年 3 月，由 《CTIMES》 、 《思渤科技》 舉辦的光通訊主題講座：〈串聯AI傳輸最後一哩〉中，翔宇科技 Eagletek 的商務開發經理 Hans，受邀為講者，針對 「PCIe 6.0 / PCIe 7.0 演進」 、 「CPO（共同封裝光學）」 、 「矽光子、光通訊量測/清潔」 進行分享，剖析 AI 資料中心從電互連走向光互連的關鍵轉折。 （原新聞） 資料中心頻寬瓶頸，刺激PCIe 6.0/7.0加速演進 生成式 AI 與 LLM 的快速發展與普及，AI 資料中心面臨前所未有的頻寬挑戰。AI 模型規模約每兩年成長 4 倍，但 I/O 頻寬僅約成長 1.4 倍，當前 AI 系統已出現 「Compute vs I/O 不匹配」 問題，運算能力成長速度遠高於資料傳輸能力，導致整體效能受限。 翔宇 Hans 在此背景下，講解 PCIe 6.0 與 PCIe 7.0 不同於前代的關鍵技術： PCIe 6.0：64 GT/s，導入 PAM4 與 FLIT 架構： PCIe 6.0 導入 PAM4（四電平調變） 雖可提升頻寬效率，但也帶來訊號完整性（SI）挑戰，包括眼圖縮小（Eye Height下降）、訊號雜訊容忍度降低、Bit Error Rate（BER）上升等。因此，PCIe 6.0 透過 FEC（前向錯誤修正）、FLIT（固定封包架構）等技術，強化高速傳輸的穩定性與可靠度，這些設計讓 PCIe 在高達 64 GT/s 下仍能維持穩定傳輸。 PCIe 7.0：128 GT/s，Nyquist 頻率提升至 32 GHz 進入 PCIe 7.0 時代，傳輸速率倍增至 128 GT/s，設計難度也呈指數級上升。其關鍵挑戰包括： Nyquist 頻率達 32 GHz 通道損耗需控制在極低範圍 PCB 材料與設計要求大幅提升 同時，PAM4 帶來的問題更加明顯，包含眼圖再次縮小（Eye Height 下降）、PCIe 7.0 對訊號雜訊容忍度更加嚴苛、Crosstalk 與 jitter 影響傳輸更大。因此，設計端需仰賴重定時器（Retimer）、高階 SI 模擬、精準通道建模等，來確保 PCIe 7.0 系統穩定運作。 值得關注的是， PCI-SIG 已啟動 PCIe over Optics 發展，將光通訊導入 PCIe 架構 。並由其 光學小組帶領，促使 PCIe 從純電性介面邁向「 電光融合 」商用。 光通訊突破AI資料中心功耗/頻寬、CPO架構走向封裝整合 翔宇科技一直以來聚焦 CPO（共同封裝光學）與矽光子（Silicon Photonics）；Hans 接著分享，現代 AI GPU 機櫃功耗已突破 100kW，資料中心電力需求甚至上看 GW 等級；不只針對多個機櫃串連的 Scale out，連同一機櫃內的 Scale up 互連，傳統銅線互連都將難以支撐，未來各家 CSP 將多個分散式資料中心；理想上，將組合成單一 AI 超級電腦的 Scale Across，這同樣也需要靠光學傳輸來支撐；而 CPO（Co-Packaged Optics）正逐步取代傳統 pluggable 光模組。 CPO 光學元件整合至 XPU / Switch 封裝內的優勢 傳統可插拔（pluggable）光模組為主的架構，光模組通常位於交換器或伺服器外部，訊號需先經過長距離電性傳輸（SerDes）後再轉換為光訊號，不僅增加傳輸路徑長度，也使功耗與延遲隨之上升，成為高效能運算系統中的隱性瓶頸。 CPO 核心概念在於，將光學引擎（Optical Engine）直接整合至 XPU 或交換器晶片封裝內部，使電訊號在最短距離內完成轉換並進入光傳輸路徑。這種設計大幅縮短 SerDes 與光模組之間的距離 ，從原本主機板等級的傳輸，轉變為封裝內甚至晶片鄰近的連接形式，從根本上降低訊號衰減與能量損耗。 這樣的架構轉變不僅是位置改變，更是整體系統設計思維的革新。透過將光學元件內嵌於封裝中，CPO 能顯著降低每 bit 傳輸所需的能耗，甚至可達到約 1 pJ/bit 等級，對於動輒數十 Tbps 傳輸需求的 AI 資料中心而言，將帶來可觀的節能效益。同時，由於傳輸路徑縮短，訊號延遲（latency）亦隨之降低，有助於提升整體系統反應速度與資料吞吐效率；能有效支撐 AI scale-out 網路所需的超高頻寬連接，使系統得以突破 I/O 瓶頸。 AI 資料中心 scale-out 架構的優勢： 縮短 SerDes 傳輸距離 降低功耗（~1 pJ/bit） 減少延遲 支援數十 Tbps 傳輸能力 CPO 不僅被視為光通訊技術的延伸，更是 AI 資料中心邁向「電光融合（Electrical + Optical）」架構的關鍵里程碑。而隨著 CPO 與矽光子導入，「光通訊測試技術」也發生重大變革。Hans 指出，新一代光通訊量測重點包括： 光功率 / 光損耗 波長與頻譜分析 OSNR（光訊噪比） 偏振效應（PDL） 雷射穩定性 （ 若想瀏覽完整內容，可至本演講影音網頁下載 ） 相較傳統 SI 測試（Eye diagram / BER / jitter）， 「光學量測」 更複雜且多維度。同時，在矽光子與 CPO伺服器商用化的路上， 「光纖清潔」 也是光通訊穩定性的核心因素。雷射光在極細長的玻璃光纖中跑動， 光的物理特性極易受環境影響 ，無論是在資料中心建置、實驗室驗證，或是矽光子量產測試階段，光纖端面的潔淨度直接影響光纖傳遞的結果，進而影響 CPO 整體系統的傳輸品質與穩定性。 光纖端面上的微小灰塵、油汙或刮痕肉眼難以察覺，但在高速光訊號傳輸下，卻可能造成顯著的光損耗（Optical Loss）與反射（Reflection），進而降低訊號品質，甚至導致連線不穩或誤判。Hans 指出，這類污染問題長期以來一直是光通訊系統故障的首要原因之一，特別是在高密度連接與多通道傳輸環境中，其影響會被進一步放大。 因此，現今光通訊測試流程已將 「檢測與清潔」標準化 ，透過光纖端面檢視設備與專用清潔工具，在每一次連接前進行確認與處理，以確保量測數據的準確性與系統運作的穩定性。翔宇科技代理國際大廠 VIAVI Solutions、Fluke Networks 等旗下的 PCIe 乙太網路測試驗證、光通訊量測、光纖檢測設備，協助矽光子與 CPO 架構研發廠商在產線前每一步縝密把關，透過自動化測試系統與多通道量測架構，支援高密度光通訊設備生產。 光通訊時代，CPO、矽光子、光纖 與 AI 緊密連結 翔宇科技 Hans 在本次講座中，從系統架構到實務量測，全面解析光通訊、CPO 與矽光子技術的發展脈絡與關鍵挑戰，不僅點出 AI 資料中心在傳輸層面所面臨的瓶頸，也進一步說明未來技術演進的具體方向。 從高速互連設計到光學量測能力的建構，皆是支撐下一世代 AI 基礎建設不可或缺的核心要素。若您對於本篇內容及本場講座有興趣，歡迎至 「本場演講影音網頁」 觀看完整講座、下載講義。關於光通訊、乙太網路量測驗證、光纖清潔等議題，若想更詳細了解，歡迎聯絡翔宇科技。