指令類型：portrule 類別：intrusive, brute 下載：https://svn.nmap.org/nmap/scripts/drda-brute.nse 指令摘要 針對支援 IBM DB2 協定的資料庫（如 Informix、DB2 和 Derby）進行密碼猜測 指令參數 drda-brute.threads 可以嘗試破解的帳號數量 平行力量（預設10）。 drda-brute.dbname 資料庫名稱可供猜測 密碼（預設）。"SAMPLE" passdb、unpwdb.passlimit、unpwdb.timelimit、unpwdb.userlimit、userdb 請參閱 unpwdb 函式庫的文件。 指令範例 nmap -p 50000 --script drda-brute 指令輸出 50000/tcp open drda | drda-brute: |_ db2admin:db2admin => Valid credentials 作者: Patrik Karlsson License: Same as Nmap--See https://nmap.org/book/man-legal.html 隨選即看研討會 網路安全技術研討會 | 探索 CyberScope 全面站點滲透測試 延伸閱讀 NetAlly 滲透測試及網路測試總覽 > CyberScope Nmap 滲透測試手持式網路分析儀，整合了 Nmap 功能，為站點存取層提供全面的網路安全風險評估、分析、和報告——包括所有的端點和網路探索、有線與無線網路安全、漏洞評估 (Nmap) 以及網段和設定驗證；IT 人員透過單一工具以及單一介面，即可快速且即時的掌握企業或組織的各種混合式網路環境 (有線、無線、PoE)、各種連網終端裝置的拓樸、架構、設定、網段、效能、直到網路安全評估。 瀏覽 Nmap 函示庫與指令 > 瀏覽 NetAlly 網路測試技術文章 >

指令類型：portrule 類別：intrusive, brute 下載：https://svn.nmap.org/nmap/scripts/dpap-brute.nse 指令摘要 對 iPhoto 資料庫進行暴力破解密碼審核。 指令參數 passdb, unpwdb.passlimit, unpwdb.timelimit, unpwdb.userlimit, userdb 請參閱 unpwdb 函式庫的文件。 creds.[service], creds.global 請參閱 creds 資料庫的文件。 brute.credfile, brute.delay, brute.emptypass, brute.firstonly, brute.guesses, brute.mode, brute.passonly, brute.retries, brute.start, brute.threads, brute.unique, brute.useraspass 請參閱 Brute 函式庫的文件。 指令範例 nmap --script dpap-brute -p 8770 指令輸出 8770/tcp open apple-iphoto syn-ack | dpap-brute: | Accounts | secret => Login correct | Statistics |_ Perfomed 5007 guesses in 6 seconds, average tps: 834 Version 0.1 Created 24/01/2011 - v0.1 - created by Patrik Karlsson 作者: Patrik Karlsson License: Same as Nmap--See https://nmap.org/book/man-legal.html 隨選即看研討會 網路安全技術研討會 | 探索 CyberScope 全面站點滲透測試 延伸閱讀 NetAlly 滲透測試及網路測試總覽 > CyberScope Nmap 滲透測試手持式網路分析儀，整合了 Nmap 功能，為站點存取層提供全面的網路安全風險評估、分析、和報告——包括所有的端點和網路探索、有線與無線網路安全、漏洞評估 (Nmap) 以及網段和設定驗證；IT 人員透過單一工具以及單一介面，即可快速且即時的掌握企業或組織的各種混合式網路環境 (有線、無線、PoE)、各種連網終端裝置的拓樸、架構、設定、網段、效能、直到網路安全評估。 瀏覽 Nmap 函示庫與指令 > 瀏覽 NetAlly 網路測試技術文章 >

指令類型：portrule 類別：intrusive, brute 下載：https://svn.nmap.org/nmap/scripts/domcon-brute.nse 指令摘要 對 Lotus Domino 主機進行暴力破解密碼審核。 指令參數 passdb, unpwdb.passlimit, unpwdb.timelimit, unpwdb.userlimit, userdb 請參閱 unpwdb 函式庫的文件。 creds.[service], creds.global 請參閱 creds 資料庫的文件。 brute.credfile, brute.delay, brute.emptypass, brute.firstonly, brute.guesses, brute.mode, brute.passonly, brute.retries, brute.start, brute.threads, brute.unique, brute.useraspass 請參閱 Brute 函式庫的文件。 指令範例 nmap --script domcon-brute -p 2050 指令輸出 PORT STATE SERVICE REASON 2050/tcp open unknown syn-ack | domcon-brute: | Accounts |_ patrik karlsson:secret => Login correct Summary ------- x The Driver class contains the driver implementation used by the brute library Version 0.1 Created 07/12/2010 - v0.1 - created by Patrik Karlsson 作者: Patrik Karlsson License: Same as Nmap--See https://nmap.org/book/man-legal.html 隨選即看研討會 網路安全技術研討會 | 探索 CyberScope 全面站點滲透測試 延伸閱讀 NetAlly 滲透測試及網路測試總覽 > CyberScope Nmap 滲透測試手持式網路分析儀，整合了 Nmap 功能，為站點存取層提供全面的網路安全風險評估、分析、和報告——包括所有的端點和網路探索、有線與無線網路安全、漏洞評估 (Nmap) 以及網段和設定驗證；IT 人員透過單一工具以及單一介面，即可快速且即時的掌握企業或組織的各種混合式網路環境 (有線、無線、PoE)、各種連網終端裝置的拓樸、架構、設定、網段、效能、直到網路安全評估。 瀏覽 Nmap 函示庫與指令 > 瀏覽 NetAlly 網路測試技術文章 >

指令類型：portrule 類別：auth, brute 下載：https://svn.nmap.org/nmap/scripts/dicom-brute.nse 指令摘要 嘗試暴力破解 DICOM 伺服器（DICOM 服務提供者）的應用程式實體名稱。 應用實體標題（AET）用於限制只對已知名稱的客戶回應。因此， 稱為 AET 的密碼被用作密碼。 指令參數 brute.credfile, brute.delay, brute.emptypass, brute.firstonly, brute.guesses, brute.mode, brute.passonly, brute.retries, brute.start, brute.threads, brute.unique, brute.useraspass 請參閱 Brute 函式庫的文件。 creds.[service], creds.global 請參閱 creds 資料庫的文件。 passdb, unpwdb.passlimit, unpwdb.timelimit, unpwdb.userlimit, userdb 請參閱 unpwdb 函式庫的文件。 dicom.called_aet, dicom.calling_aet 請參閱 dicom 函式庫的文件。 指令範例 nmap -p4242 --script dicom-brute nmap -sV --script dicom-brute nmap --script dicom-brute --script-args passdb=aets.txt 指令輸出 PORT STATE SERVICE REASON 4242/tcp open vrml-multi-use syn-ack | dicom-brute: | Accounts: | Called Application Entity Title:ORTHANC - Valid credentials |_ Statistics: Performed 5 guesses in 1 seconds, average tps: 5.0 作者: Paulino Calderon License: Same as Nmap--See https://nmap.org/book/man-legal.html 隨選即看研討會 網路安全技術研討會 | 探索 CyberScope 全面站點滲透測試 延伸閱讀 NetAlly 滲透測試及網路測試總覽 > CyberScope Nmap 滲透測試手持式網路分析儀，整合了 Nmap 功能，為站點存取層提供全面的網路安全風險評估、分析、和報告——包括所有的端點和網路探索、有線與無線網路安全、漏洞評估 (Nmap) 以及網段和設定驗證；IT 人員透過單一工具以及單一介面，即可快速且即時的掌握企業或組織的各種混合式網路環境 (有線、無線、PoE)、各種連網終端裝置的拓樸、架構、設定、網段、效能、直到網路安全評估。 瀏覽 Nmap 函示庫與指令 > 瀏覽 NetAlly 網路測試技術文章 >

《 快速進入本文重點 - 使用 Saleae Logic Analyzer 監測 CAN bus 》 Step 1. 硬體準備與連接方式 Step 2. Saleae Logic 2 軟體設定步驟 Step 3. 邏輯分析儀的優 在現代汽車與工業自動化系統中，內部電子控制單元（ECU）數量動輒數十甚至上百個。從電動車的電池管理系統（BMS）、馬達控制器，到車窗升降與煞車控制，這些模組能順暢地彼此對話，全賴車載網路技術。 在眾多車載通訊協定中，CAN bus（Controller Area Network，控制器區域網路） 扮演著最核心的「數位神經骨幹」角色。本文將從車載網路拓撲切入，簡介 CAN bus 的工作原理、封包結構，及 CAN bus 的訊號監控方法。 一、 現代車載網路拓撲：為何汽車需要多種匯流排？ 以汽車為例，一台車中涵蓋因應各種功能的不同車用模組，每個模組對資料傳輸的要求皆不同，在工程設計中，無法同時兼顧高速傳輸、穩定性與低成本。例如： 車窗、座椅：資料量小且非安全關鍵，需要極低成本的方案。 引擎、煞車控制：高度要求穩定性、即時速度快（優先傳輸）。 高畫質影音與自動駕駛感測器：需要極高的頻寬。 因此，車用網路採用分工合作的「網路中的網路（Network of Networks）」架構，主要通訊協定如下： 通訊協定 主要應用場景 最高傳輸速率 架構與物理層特性 存取控制方式 LIN 車門、車窗、雨刷、座椅控制 ~20 kbps 單主控（Single Master）、單線傳輸 主控輪詢（Polling） CAN / CAN FD 引擎、變速箱、電池管理、車身主控 1 Mbps（CAN） / 8+ Mbps（CAN FD） 多主控（Multi-Master）、雙線差動訊號 位元仲裁 (Bitwise Arbitration) FlexRay 線控轉向（Steer-by-Wire）、主動懸吊 ~10 Mbps 雙通道備援、雙線或光纖 時分多址（TDMA 時間觸發） Automotive Ethernet ADAS 多鏡頭、影像傳輸、OTA 更新 100 Mbps ~ 1 Gbps+ 全雙工傳輸、單對雙絞線 點對點封包交換 以上這些不同的網路會在車內的 Gateway 進行訊號匯集與翻譯，將資料轉發給需要的模組。 ▲ 一台汽車內可能包含的各種匯流排架構 二、 CAN 核心工作原理剖析 CAN 協定屬於共享匯流排拓撲（Shared Bus Topology）。在匯流排上沒有節點位址，而是基於訊息內容進行廣播，每個節點均可發送與接收資料。 1. 雙絞差動訊號與抗干擾機制 CAN bus 物理層（Physical Layer）採用 CAN High（CAN_H） 與 CAN Low（CAN_L） 兩條雙絞線傳輸。當車輛行駛或工廠環境產生電磁干擾（EMI）時，干擾會同時影響 CAN_H 與 CAN_L，使其電壓同步上升或下降。接收端透過計算兩線的壓差，來還原邏輯訊號，並抵銷共同雜訊。 顯性電位（Dominant State, 邏輯 0）：CAN_H 升至約 3.5V，CAN_L 降至約 1.5V，電壓差約 2V。 隱性電位（Recessive State, 邏輯 1）：CAN_H 與 CAN_L 電壓均維持在約 2.5V，電壓差趨近 0V。 ※ 在 CAN 邏輯中，顯性位元（0）永遠會覆蓋隱性位元（1）。 2. 位元仲裁（Bitwise Arbitration） 由於多個 ECU 可能同時想在匯流排上發言，CAN bus 採用了基於訊息 ID 的仲裁機制；此機制保證緊急訊號（如煞車警示）的優先權，不會因訊號碰撞而延遲。 每個 CAN 封包都帶有一個識別碼（ID），數值越小代表優先權越高，例如以下步驟： 當多個模組同時發送 ID 時，節點會一邊發送、一邊監聽匯流排的實際電位。 當 A 節點發送「1（隱性）」，卻讀取到匯流排被 B 節點拉成「0（顯性）」時，代表 B 有更高優先權的訊息正在傳輸 → B 的顯性位元 0 會覆蓋 A 的隱性位元 1 。 A 節點會立即停止發送，轉為接收模式，等待匯流排空閒後再重新嘗試。 當沒有節點進行傳輸時，匯流排處於空閒狀態（隱性狀態）。當節點在匯流排上聲明主導狀態時，傳輸開始。傳輸以「幀起始位元（SOF）」開始，隨後立即進入「識別碼（Identifier）」段進行仲裁。 3. 非同步傳輸與位元填充（Bit Stuffing） 由於 CAN 為非同步序列通訊，接收器需依賴電位轉換邊緣來進行重新同步（Re-synchronization）。為了避免連續相同位元導致時序漂移，CAN 採用位元填充（Bit Stuffing） 機制：當資料流中出現連續 5 個相同位元時，發送端會強制插入一個相反極性的位元，接收端在解碼時會自動丟棄此填充位元（下圖紫色）。 ▲ CAN 訊號的位元填充 - 之前（上）、之後（下 / 紫色） 三、 CAN 封包結構與硬體架構 1. 數據幀（Data Frame）結構解析 一個標準的 CAN 數據幀（Layer 2 Data Link Layer）包含以下核心區段： SOF（Start of Frame）：1 位元的顯性電位，宣告封包開始。 Arbitration Field（仲裁段）：包含 11 位元（Standard CAN）或 29 位元（Extended CAN）的識別碼 ID，決定訊息優先權。 DLC（Data Length Code）：指示後續資料段包含多少 Bytes（最高支持 8 Bytes；CAN FD 則最高支援 64 Bytes）。 Data Field（資料段）：實際傳輸的控制數據（CAN 為 0 至 8 Bytes；CAN FD 為 0 至 64 Bytes）。 CRC Field：循環冗餘校驗，接收端藉此驗證傳輸過程是否產生位元錯誤。 ACK Bit：接收端確認位元，若接收成功，接收端會在該時隙主動發送顯性電位拉低匯流排。 2. CAN 節點的硬體三層架構 一個完整的 CAN 模組包含三個組件： 微控制器： 執行應用程式，決定要傳送或接收的資料內容。 CAN 控制器 (CAN Controller)： 負責協定層處理，包括封包組裝、仲裁、位元填充及錯誤偵測。 CAN 收發器 (CAN Transceiver)： 將控制器的數位訊號轉換為匯流排的差動電壓，並反向接收。 四、使用 Saleae Logic Analyzer 監測 CAN bus 〈Saleae Logic Analyzer Pro〉邏輯分析儀具有 8 通道、16 通道兩種規格，並內建 500 MS/s 數位取樣率。適合用於進行 CAN bus 通訊內容分析、執行協定逆向工程或長期追蹤特定 ID 訊息。 1. 硬體準備與連接方式 根據裝置規格，Saleae Logic Pro 支援數位與類比訊號採樣，輸入電壓範圍可達 −10V 至 +10V，足以應對大多數 CAN 邏輯準位。可以用兩種方法進行連接： 方法 A：直接連接 CAN 控制器（邏輯側） 這是最推薦的方式。將邏輯分析儀的通道直接接在 CAN 控制器與 CAN 收發器之間 的 TX 或 RX 引腳上。此處的訊號為標準 TTL 準位（通常為 0V/5V 或 0V/3.3V），不需經過差動轉換即可精準解碼。 方法 B：連接 CAN 匯流排（Bus 側） 若無法接觸到電路板內部，需監測匯流排上的 CAN_H 與 CAN_L。由於邏輯分析儀主要處理邏輯電位，建議在分析儀前加裝一個 CAN 收發器模組，將匯流排的差動訊號轉換回邏輯訊號後再輸入分析儀。 ※ 共同接地（GND）： 須將邏輯分析儀的接地端與待測系統的 GND 連接，以確保電位基準一致。 ▲ Saleae 監測 CAN - 硬體準備與連接方式 2. Saleae Logic 2 軟體設定步驟 開啟軟體並選擇通道： 開啟 Saleae Logic 2 軟體，確認裝置已識別。 加入分析插件（Analyzer）： 在右側面板選單點擊「+」，選擇 「CAN」，設定在通道 0 上擷取 CAN 訊號。 配置參數： Input Channel： 選擇您連接 TX/RX 訊號的通道。 Bit Rate： 設定與受測平台一致的Bit Rate（如 500,000 ）。 Inverted： 若連接的是收發器的 RX/TX 腳位，通常不需勾選反相。 開始採樣： 點擊 Start，軟體會自動將波形轉譯為十六進位（Hex）或十進位的封包格式。 3. 邏輯分析儀的優勢 封包層級檢視： 不同於示波器僅能看一段短時間的波形，Saleae 可以長時間紀錄並自動標註：識別碼（ID）、資料段（Data）、CRC 以及 ACK 狀態。 搜尋與過濾： 可直接搜尋特定的 ID（例如煞車訊號 ID：0x123），快速定位通訊異常發生的瞬間。 資料匯出： 可將監測到的所有通訊內容匯出為 CSV 檔，用於後續的數據分析或模擬測試。 Saleae Logic Pro - 邏輯分析儀 8/16 通道 邏輯分析儀 - 規格 Saleae Logic Pro 8 Saleae Logic Pro 16 輸入 多用途(A/0/Both) 8 16 混合訊號輸入可錄製為數位、類比 、或兩者皆有。 輸入阻抗 2MΩ 2MΩ 輸入電容 10pF 10pF 輸入保護 土25V 土25V 數位訊號 取樣率（最大） 500MS/s 500MS/s 所有資料即時透過 USB 傳輸，最大取樣率取決於使用的數位和類比通道數。 最快數位訊號 100MHz 100MHz 僅數位，所有資料即時透過 USB 傳輸，最大取樣率取決於使用的數位和類比通道數。 取樣深度（典型） 10+Billion 10+Billion 支援邏輯電平 1.2V- 5.5V 1.2V- 5.5V 使用 RS-232、422/3、485 是，直接 是，直接 閾值電壓 可供選擇 0.6V/0.9V/1.65V 可供選擇 0.6V/0.9V/1.65V 類比訊號 取樣率（最大） 50MS/s 50MS/s 所有資料即時透過 USB 傳輸，最大取樣率取決於使用的數位和類比通道數。 頻寬(-3dB) 5MHz 5MHz Pro 8 和 Pro 16 的最大頻寬取決於使用的通道數和類型；較低的頻寬以相同的速率取樣．但會進行降採樣（過濾/降低取樣率）。 位元數/ ADC的位元數。 12bit 12bit 輸入電壓範圍 -10V to 10V -10V to 10V 在實際應用中．可用範圍略寬，每個 Logic 都經過 DC 校準 INL 和 DNL 經過測試。 Nyquist時的衰減 -50dB 或更好 -50dB 或更好 Nyquist 時的衰減是「抗混淆濾波器效果」的度量；在 Nyquist 頻率以上的訊號，會以何種程度顯示為 FFT 中的混淆訊號。 通道間串擾 -50dB 或更好 -50dB 或更好 通道間串擾，衡量「一個通道上的訊號，會影饗另一個通道的程度」的方法，通常根據被測通道的接地情況測得。 設備包含 Test Lead Set 測試引導套裝 X2 X4 引導套裝包含 8 條線．其中 4 條用於傳輸訊號．另外 4 條是地線；每條線都有特定的顏色編碼和編號；引導套裝的線材採用 22AWG 65/40規格．不容易扭曲；9英寸(23 cm)畏，端口可連接測試夾或 0.1 英寸 IDE 樣式標頭引腳。 翔宇科技代理 Saleae Logic Analyzer 系列產品，若您有 MDIO、I2C、I3C、SPI、UART、CAN、USB、SMBus、SWD 等序列匯流排分析需求，歡迎與翔宇科技聯絡，我們可協助您選擇合適的邏輯分析儀，並提供產品規劃、技術諮詢與應用支援，協助您更有效率完成嵌入式系統與乙太網路裝置的開發及除錯工作。 更多 Saleae Logic Analyzer 使用的教學影片，歡迎至〈翔宇科技 YouTube〉觀看 參考資料： Logic Pro 8 / 16 Analyzer 系列邏輯分析儀 Saleae Users Guide.pdf CAN – AUTOMOTIVE BASICS Learn CAN – Controller Area Network | Saleae CAN Protocol Explained | Controller Area Network 5 Tips For CAN Bus Diagnostics | Mechanic Mindset What is the difference between High-Speed-CAN and Low-Speed-CAN? – HMS Support Portal CAN Analyzer - User Guide | Saleae Using the Saleae Logic Pro 8 to debug a CAN bus | seL4 docs ECU Diagnostics – part 11 : Logic Analyzer on the CAN Bus | PurpleMeanie

VIAVI Solutions 為了應對市場上 AI Data Center、CPO、超高速網路的光通訊測試挑戰；持續升級光通訊實驗的測試解決方案，包括〈MAP-300 多應用光學測試平台〉、〈可變光衰減器 mVOA-C2B 光模組〉、〈MAP mOSX 矩陣式光開關模組〉、〈高密度 InGaAs 光功率計 mOPM-C2B〉等設備。在新一代光通訊研發佈建中，追求更高傳輸速率、光通道數量，以及相對產生更高速率的量產測試需求；在高速光通訊測試環境中，如何同時大量測試多通道且降低測試時間，是驗證 CPO 設備的重要關鍵。 VIAVI mVOA-C2B 以 0.001 dB 精準度打造自動化光功率控制 VIAVI Solutions 針對 MAP 系列光學測試，推出市場上最高密度的可變光衰減器（High Density Variable Optical Attenuator, mVOA-C2B）模組，專為新世代光通訊測試需求設計，透過高密度、多通道與模組化架構，提供精準且自動化的光功率控制能力。其控制的光解析度達 0.001 dB，透過極精密控制光訊號衰減程度，幫助使用者隨時調整輸入至 DUT 的光功率。 mVOA-C2B 支援單模光纖連接器，衰減穩定時間（Settling Time）小於 500 μs；衰減速度可達 0.1～1000 dB/s。採用高密度 LC 連接器介面，並提供 APC 與 PC 兩種研磨型式。 在安裝適配上，mVOA-C2B 為單槽（Single-slot）式模組，因此可在單一 MAP-300 主機中安裝最多 8 個模組（包含 3 槽式的 MAP-330 與 8 槽式的 MAP-380）；每個模組可提供 4、8 或 12 個光衰減器配置。另外，mVOA-C2B 支援熱插拔（Hot-pluggable）功能，並可搭配所有 MAP-300 系列主機使用。 VIAVI MAP 300 光學平台、與 可變光衰減器 mVOA-C2B模組 VIAVI 光學測試組合，穩定、自動化的光路管理及量測 傳統光的衰減器通道數較少，人工切換 DUT 的時間長、且容易產生人工失誤（例如光纖刮傷），因此難以支援大量光路同步測試。透過 MAP 平台的模組化優勢，可將〈可變光衰減器 mVOA-C2B 光模組〉、〈MAP mOSX 矩陣式光開關模組〉、〈高密度 InGaAs 光功率計 mOPM-C2B〉完美整合，建構完整的自動化光學測試環境。透過 UI 介面與程控自動切換，提供高速、精準、多通道光功率控制與量測能力。適合研發測試廠商應用於 800G / 1.6T 光模組、Coherent Module、Optical Engine、CPO Receiver 等場景。 ▲ MAP mOSX、 mOPM-C2B 在 ASIC/CPO 測試架構的搭配示意圖 ▲ mVOA-C2B 在 ASIC/CPO 測試架構的搭配示意圖 mVOA-C2B 在光模組測試中的應用 在光通訊測試中，可變光衰減器（Variable Optical Attenuator, VOA）並不只是用來「降低光功率」，而是模擬真實光纖鏈路（Optical Link）的傳輸環境。透過精準控制光訊號衰減量，工程師可以在實驗室重現不同距離、不同損耗條件下的網路情境，驗證光模組是否能在各種環境中維持穩定傳輸。 尤其在 1.6T 光收發模組及 CPO 等高速光通訊應用中，接收端的容許功率範圍愈來愈窄，任何微小的光功率變化都可能影響誤碼率（BER）與傳輸穩定性。mVOA-C2B 的 Power Mode 解析度達 0.001 dB、衰減穩定時間（Settling Time）小於 500 μs；衰減速度可達 0.1～1000 dB/s。其精密的控制規格，成為光模組研發與量產測試不可或缺的重要設備。 ▲ mVOA-C2B 在光模組 mVOA-C2B 適用應用場景 光收發模組（Transceiver）測試： 可程式化光衰減（VOA）、TX Optical Power Margin、RX Sensitivity（接收靈敏度）驗證、Receiver Overload 測試。 Client Optics 與 Coherent 光模組驗證： 適用於 Client Optics 與次世代 Coherent Optical Interface 的研發、驗證與量測。 AI / Data Center CPO光連線測試： 模擬光鏈路衰減（Optical Link Loss）、Power Budget 驗證及高速光模組測試。 長距離光通訊（Long Haul）網路壓力測試： 建立不同衰減條件，驗證系統在各種鏈路損耗下的傳輸效能。 矽光子（Silicon Photonics）研發： 適用於 PIC（Photonic Integrated Circuit）與矽光子元件開發及光學特性量測。 自動化光學測試（ATE）： 支援 SCPI 遠端控制，可整合至實驗室及生產線自動化測試系統。 Link Budget（光鏈路預算）驗證： 可精確設定不同衰減值，建立各種光鏈路情境模擬，大幅提高測試效率。

VIAVI Solutions 針對 PCIe6.0 協定分析方案， 既 EDSFF 規格後，新推出 PCIe6.0 M.2 Interposer 因應即將到來的高速傳輸技術下放至消費性等級產品。 美光、三星、AMD 等國際半導體巨擘開啟 PCIe6.0 技術最新進程，搶佔 AI 與 HPC 市場 2026 年 7 月美光宣告，全球第一款 PCIe6.0 企業級 SSD 〈Micron 9650 NVMe SSD〉已進入量產出貨階段；緊追其後的是三星發表的 PCIe6.0 企業級 SSD〈PM1763〉。鎧俠也於發表最新一代的〈CM10 系列〉PCIe6.0 企業級 SSD。 在此之前，AMD 更早已部屬，於 2025 年就推出支援 PCIe6.0的 AMD EPYC™處理器 Venice；在今年 6 月，AMD 技術文件首度揭露代號為〈Mustang Peak〉的下一代 Ryzen Threadripper Pro。該平台預計採用 Zen 6 架構與台積電 2 奈米級製程核心，並支援 DDR5 記憶體與 PCIe Gen6，顯示 PCIe6.0 的應用版圖正從 AI 伺服器與企業級儲存，進一步延伸至專業工作站市場。也代表著各個開發商的腳步都預示 PCIe6.0 將從 AI 伺服器，迅速擴展至未來主流消費級家用市場。 為解決 PCIe6.0 高達 64 GT/s 傳輸速率與 PAM4 調變技術帶來的測試挑戰，全球測試與量測領導廠商 VIAVI Solutions 推出專為 PCIe6.0 SSD 設計的 M.2 4-Lane 與 EDSFF 規格 Interposers，打造業界最嚴謹的 Protocol Analyzer 訊號擷取與量測架構。 美光 PCIe6.0 企業級 SSD 〈Micron 9650 NVMe SSD〉 PCIe6.0 測試新挑戰：PAM4 訊號與高密度封裝量測需求 PCIe6.0 規格將單通道傳輸速率提升至 64 GT/s，並首度導入 PAM4 技術取代傳統的 NRZ 調變。PAM4 雖然在相同頻寬下實現雙倍資料傳輸，但訊號雜訊比（SNR）大幅下降、眼圖空間變小，加上對衰減更為敏感，使得硬體工程師在開發與除錯過程中遭遇極高挑戰。 特別是在 SSD 物理外觀規格（Form Factors）方面，不論是消費性主流的 M.2、AI Server主流採用的 EDSFF（E1/ E2/ E3 等），在 M.2 或 E1.S/E3.S 的小型化介面，較短的走線雖然降低 PCB 損耗，然而其有限的 PCB 板面積大幅壓縮了元件擺放、BGA fan-out、差分走線、過孔與參考平面的最佳化空間。如何能在「不干擾原始高頻訊號」前提下，精準擷取高頻匯流排封包，是 PCIe6.0 SSD 能否順利上市的成功關鍵。 VIAVI Solutions 這類測試設備研發商，為服務 PCIe6.0 的 SSD 除錯，亦緊接推出相對應的測試介面，針對不同 Form Factors 開發出完整的 Interposers 系列。透過 Linear Redriver 的設計，以及完全獨立於 Host 主機的電源供應系統，VIAVI Interposers 能在極低插入損失與極高訊號完整性的前提下，將 64 GT/s 的 PAM4 雙向高頻訊號無損導出至 Xgig PCIe6.0 協定分析儀。這讓 SSD 研發團隊不僅能精準擷取實體層與邏輯層封包，更能針對 LTSSM、Link Equalization 及 Sideband 側帶信號進行即時觸發與深度除錯，為新世代 AI 與消費級高速 SSD 的研發驗證提供最強大的技術後盾。 ▲ Xgig PCIe6.0 協定分析儀、M.2 4-Lane Interposer、EDSFF Analyzer Interposer VIAVI PCIe6.0 Interposers 關鍵技術突破 專利線性重驅動（Linear Redriver）技術： 採用高階線性訊號緩衝技術，無需繁瑣調校即可提供乾淨的訊號路徑，維持 PAM4 高頻衰減最小化與最佳眼圖品質。 高忠實度訊號擷取： 實現全雙向最高 64 GT/s 速率與全通道 (x4/x8/x16) 的無損封包擷取，支援完整 Protocol/LTSSM 狀態解碼與 Sideband 信號觸發。 完整規格覆蓋： 提供專用 M.2 4-Lane Interposer 與 EDSFF Analyzer Interposer，完全符合 PCIe6.0、NVMe 規範。 無縫整合分析平台： 完美適配 VIAVI PCIe6.0 協定分析儀（Protocol Analyzer），支援除錯、LTSSM 狀態分析與匯流排效能監控。 完全獨立電源與模組化架構： Interposer 電源獨立於 Host 系統運作，確保測試穩定度；多樣化的前段/後段模組支援靈活連接，滿足多變測試情境。 ▲ Xgig 分析儀的 PCIe6 資料封包追蹤捕捉 ▲ VIAVI PCIe6.0 協定分析儀搭配 M.2 Interposer 應用示意圖 ▲ VIAVI PCIe6.0 協定分析儀搭配 EDSFF Interposer 應用示意圖 M.2 4-Lane 與 EDSFF Interposers 規格差異： 測試方案名稱 支援介面與規格 核心應用與量測優勢 VIAVI M.2 4-Lane Interposer M.2 Key-M / PCIe Gen6x4 / NVMe 專為精巧型 M.2 SSD 設計，真實還原 Host 與 Device 間的高速 PAM4 封包傳輸，適合研發驗證消費性 SSD 檢測分析。 VIAVI EDSFF Analyzer Interposer EDSFF (E1.S, E3.S/OCP 3.0 ) / PCIe Gen6x16 / NVMe 全面支援 EDSFF 及 OCP 3.0 NIC 規格，符合高密度伺服器插拔測試需求，支援即時分析與深度邏輯除錯。 EagleTek 翔宇科技為 VIAVI 全球前三代理，提供在地化技術支援與驗證服務 PCIe Gen6 技術初期以數據中心與企業級應用為主陣地，但隨著產能成熟與供應鏈革新，PCIe Gen6 SSD 預計將於不久的將來大量生產，並進一步推動至高階工作站與家用消費級市場，開啟全領域的高速儲存革命。 隨著美光、三星、鎧俠以及其配合之記憶體控制 IC 大廠等業者持續推進 PCIe6.0 供應鏈，台灣作為全球伺服器與儲存設備的製造重鎮，在地研發團隊對 PCIe6.0/NVMe 測試工具的需求大增。EagleTek 翔宇科技 提供全方位的 VIAVI PCIe6.0 測試設備、銷售與技術顧問服務，協助工程團隊即時導入 M.2 與 EDSFF Interposers，克服 PAM4 訊號量測瓶頸，爭取新世代 AI 儲存市場先機。

在現今 AI 與大數據驅動的時代，量測「插入損耗 (Insertion Loss, IL)」 與「回波損耗 (Return Loss, RL)」的工程已不僅僅是針對光纖電纜，更延伸到了矽光子（SiPh）與共封裝光學（CPO）等高階半導體製程中。IL/RL 會直接影響光纖鏈路的性能、網際網路連接的穩定性，甚至影響網路工程師設計和測試通訊系統的方式；在高速光網路中，微小的 IL/RL 量測誤差都可能演變成位元錯誤率 (BER) 惡化，進而縮短系統壽命，而大量生產/除錯品檢的環境中，如何快速、精準地量測 IL/RL，是研發商和系統廠正在面對的問題。 量測核心：IL 與 RL 的定義與重要性 光纖之間使用連接器固定與串接，連接器的形狀、品質、清潔程度會影響兩條光纖的對接準精度、IL 與 RL，進而影響整體光纖網路的傳輸效能。其中，不論是傳統光纖或是矽光子晶片，IL/RL 都是衡量光鏈路傳輸品質的兩大核心指標。 插入損耗 IL： 兩個光纖端面連接時，兩端介面處不可能完美對接，訊號在通過光學元件時必然產生小部分功率衰減。其數值越低，代表訊號傳輸越順暢。理想中 IL 數值應盡量趨近於 0，品質良好的連接器插入損耗可能在 0.2–0.5 dB 左右；光纖熔接（將光纖熔合在一起）的插入損耗可能低至 0.05 dB。(單位：dB 分貝） 插入損耗的計算公式為： IL (dB) = 10 × log₁₀ (P_in / P_out) 其中 P_in 是輸入到組件中的功率，P_out 是另一端接收到的功率。 回波損耗 RL： 回波損耗是兩段光纖串接、當光訊號進入或離開光元件時，光纖內的訊號在連接點被反射回來，形成功率損失。RL 代表原始訊號相對於光在界面處反射回光源的比例。數值越高（正值越大），代表反射越小，系統越穩定。單模光纖通常要求 ≥40 dB，而 APC（斜面）連接器則可達 ≥60 dB。 傳統 RL 測試涉及反射量測且程序複雜，常需使用 OTDR 技術；VIAVI 結合數十年的 OTDR 經驗，其 mORL 解決方案具備 80 dB 的動態範圍，能應對最嚴苛的量測需求。 回波損耗的計算公式為： RL (dB) = -10 × log₁₀ (P_reflected / P_in) 兩段光纖的 插入損耗 (Insertion Loss, IL) 與 回波損耗 (Return Loss, RL) 理想上，使用單根光纖連接介面最少，損耗極低，也就是說，A 端和 B 端之間的直接連接光​​纖不會受到端點連接的干擾，但是以實際製造成本及應用來說太難。長距離光纖網路需要多個連接器來實現模組化和跳接管理。優質的連接器應達到「低 IL」和「高 RL」特性，確保訊號能清晰穩定地傳輸。此外，在矽光子領域，這類量測更加精密。除了 IL/RL 之外，還需考量偏振相關損耗（PDL）、光譜傳輸響應以及相位偏移等指標。 兼具便利與精準度 IL/RL 量測：VIAVI mORL 損耗測試模組 插入損耗最常用的測試方法是損耗測試。將穩定的光源連接到鏈路的一端，並在另一端使用光功率計測量輸出功率。透過比較輸入功率和輸出功率，計算出整個連結的插入損耗。 回波損耗的測試較為複雜，因為它涉及反射的量測。需使用光回波損耗計或光時域反射儀（OTDR）等設備。 OTDR 不僅可以測量總回波損耗，還能顯示光纖中反射的精確位置。如果連接器髒污或熔接點未對準，OTDR 曲線會顯示峰值，從而簡化故障排除過程。 MAP PCT 插入損耗 (IL) 和回波損耗 (RL) 測試模組 (mORL) 針對上述複雜的 IL/RL 測試及 OTDR 技術需求，VIAVI 推出了基於〈MAP-300 多應用光學測試平台〉的被動元件測試（PCT）模組：mORL - IL/RL 損耗測試解決方案。 mORL-A1 模組的 RL 量測核心是基於 「時域技術（Time-domain technology）」 開發而成，這項技術承襲了 VIAVI 數十年來在 OTDR 領域的深厚專業經驗，mORL 解決方案在量測性能與操作便利性上，開發出「無需纏繞 (Mandrel-free)」 測試方式， 解決傳統量測時，操作員通常需要手動纏繞光纖、或進行末端端接的難題；mORL 藉由 OTDR 技術的原理，能夠精確地區分不同位置的反射訊號。 VIAVI mORL 模組有以下領先業界優勢，避免任何干擾造成的量測誤差： 光源穩定性： 雷射功率會隨溫度漂移。mORL 模組內建功率計監控光源，實現即時功率補償。 偏振態變化： 這是最常被忽視的誤差來源。VIAVI 專有的內部去偏振技術能排除偏振對 IL 量測的影響。 開關重複性： 自動化測試依賴光開關，VIAVI 自研的 mOSW 系列開關確保在高通道數擴展時，依然維持極高的量測重現性。 ▲ Map300 與 mORL 的測試畫面 除了簡化流程，mORL 亦具備強大的量測規格與功能。利用 OTDR 技術的精準性，mORL-A1 能夠提供高達 80 dB 的 RL 動態範圍，並且能在 6 秒內完成雙波長的量測，甚至能量測長度僅 70 公分的短跳線。 同時，由於採用了類似 OTDR 的運算方式，該模組在量測損耗的同時也能自動量測元件的物理長度，為品質檢驗過程省去了額外的檢測步驟。 ▲ mORL-A1 模塊 搭配 MAP-300：SEIL 功能，進階看見光纖內部 在進階故障診斷方面，mORL IL/RL 損耗測試模組採用了 MAP 平台配備的 SEIL（單端插入損耗）與 FastIL 兩項關鍵功能。SEIL 是一款專門用於 MAP-300 平台的除錯工具，利用時域分析能力，讓使用者能夠「看見」光纖組件內部，並以視覺化方式呈現損耗分佈區域，能讓工程師在超過 10 公尺組件內部的損耗區域，快速找出異常損耗點，特別適用於具有複雜分叉區域的精密待測光纖。而 FastIL 則在維持精度的前提下，提供超高速量測，適合用於高效率的預篩選流程。簡單來說，mORL 模組是將 OTDR 的精準定位與分析能力，轉化為適合生產線與研發實驗室的 IL/RL 測試設備。 SEIL（單端插入損耗 Single Ended Insertion Loss） SEIL 是 MAP-300 支援的除錯工具，可讓操作人員檢視光纖組件（Assembly）內部的插入損耗（IL）分布，藉此找出插入損耗異常偏高的區域。SEIL 適用於量測完成後的分析，特別適用於長度大於 10 公尺的光纖組件測試、或是具備分光或分支結構的複雜待測物。需要注意的是，SEIL 僅供分析與除錯用途，不能作為產品是否合格（Pass/Fail）的判定依據。 ▲ SEIL 測試畫面 FASTIL（快速插入損耗模式 Fast Insertion Loss Mode） FASTIL 是一種僅量測插入損耗（Insertion Loss，IL）的測試模式，可以快速精準、穩定地測試出 IL 數值，特別適用於僅需進行插入損耗（IL）測試的應用，或作為正式量測前的預先篩選，以確認受測物具有良好的測試條件，再進一步執行更完整、詳細的量測。FASTIL 為 MAP-200 與 MAP-300 平台所支援，可透過圖形化操作介面或 SCPI 指令使用。 ▲ FASTIL 測試畫面 ▲ 利用 MAP-300 和 mORL 進行 CPO內部的 IL 量測 VIAVI 獨家的 IL/RL損耗測試，大幅提升光纖的量產能力 VIAVI 的〈mORL 損耗測試解決方案〉憑藉其高度的靈活性與專業性，已成為從 R&D 研發實驗室、產品驗證到高產量生產線的理想選擇。該系統不僅能精準量測單模與多模光纖組件、結構化佈線及光分路器的 IL/RL，更具備強大的自動化擴充能力。透過結合〈MAP-300 多應用光學測試平台〉和〈mOSW-C1 光開關模組〉，測試系統可從單纖輸出擴展至 64 通道，甚至能串接外部開關，實現高達 176 芯纖維的自動化測試，大幅加速工作流程並減少人為操作誤差。 針對蓬勃發展的 40/100 G 數據中心市場、超級運算中心、航太與軍事應用等高頻寬需求領域，mORL 提供了最關鍵的傳輸品質把關。此外，透過 MAP 平台內建〈PCT Max 軟體 - 腳本模式與自動資料庫〉功能，系統能確保產線嚴格執行測試程序，並利用條碼識別與 SQL-light 資料庫管理系統，實現數據的高效儲存、過濾與分析。從 15 秒內快速完成 MPO 極性驗證的埠對應（Port Mapping ）功能，到支援多樣化連接器介面的自定義能力，VIAVI 這套「LightTest」模組家族協助製造商在追求高效能的同時，顯著降低測試成本並縮短產品上市時間。 Eagletek 翔宇科技代理 VIAVI 全系列光學測試設備，是全球前三大 VIAVI Solutions 代理商，幫助臺灣企業導入適用於 AI 資料中心、矽光子（SiPh）、CPO、高速光通訊、MPO 光纖組件等應用的光學測試方案。從設備選型、測試流程規劃到自動化整合，皆歡迎洽詢翔宇科技。 ▲ VIAVI Solutions LightTest 光模組系列 參考資料 How to Test Fiber Cable Inertion Loss and Return Loss? : Fiber-Mart.com Insertion loss vs return loss optical fiber connector VIAVI Insertion Loss/Return Loss Testing Solution (mORL)

《 快速進入本文重點 》 Step 1：硬體連接設定 Step 2：軟體擷取設定 Step 3：啟用 Logic2 軟體開始 MDIO 協定解碼 Step 4：分析與除錯技巧 什麼是 MDIO 串列匯流排協定（硬體通訊協定） MDIO 是一種用於乙太網路標準的序列匯流排協定，主要用於連接媒體存取控制層（MAC）裝置與實體層（PHY）電路。廣泛應用於具備乙太網路介面的汽車製造（100Base-T1 與 10Base-T1S 等汽車乙太網路標準）、工業裝置、網路設備製造（PHY 的傳輸速度、雙工模式及自動協商）、消費電子產品（如家用路由器、電腦主機板）中。 MDIO 匯流排有兩個訊號：管理資料時脈（MDC）和管理資料輸入/輸出（MDIO）。 MDIO 使用特定的術語來定義總線上的各種設備。驅動 MDIO 匯流排的設備稱為站點管理實體（STA）。由 MDC 管理的目標裝置 Slave 稱為 MDIO 可管理裝置（MMD）。由 STA 發起 MDIO 中的所有通信，並負責驅動 MDC 上的時鐘。 MDC 的頻率最高可達 2.5 MHz。 ▲ MDIO 串列匯流排協定 MDIO 兩種模式：Clause 22 與 Clause 45 MDIO 根據 IEEE802.3，最初在 IEEE 802.3 的 Clause 22 中定義，後來為了滿足 10 Gigabit 乙太網路及更高性能裝置的需求，引入了 Clause 45 規範。兩者差別如下： Clause 22 Clause 45 暫存器存取能力 (Addressing Capability) 使用 5 位元的暫存器位址 ，每個PHY 裝置能支援 32 個暫存器 使用 16 位元的暫存器位址 ，每個PHY 裝置能支援 64000以上 支援電壓 (Voltage Specification) 5V 1.2V~5V 存取週期設定 (Access cycle) 採單一週期存取，在同一個幀（Frame）中同時指定位址，執行讀取或寫入數據 雙週期存取。首先發送一個「位址幀」來指定目標裝置與暫存器，接著再發送第二個幀來執行實際的讀取或寫入操作 起始位元 (Start Bits, ST) 01 00 操作碼 (Opcode, OP) 01（寫入）、10（讀取） 00（位址）、01（寫入）、11（讀取）以及 10（增量讀取） 相容性 / Clause 45 具備向下相容性，允許使用 Clause 45 的裝置與使用 Clause 22 的裝置進行通訊 MDIO 匯流排的分析與除錯 MDIO 可使用示波器（Oscilloscope）或邏輯分析儀（Logic analyzer）進行分析，但這兩者的擅長的部份不太相同，示波器主要用於訊號完整性（Signal Integrity）分析與底層電氣驗證；邏輯分析儀則著重於多個協定擷取與長時間的數據監測。使用邏輯分析儀或專用的協定分析儀分析 MDIO 至 PHY 層的過程，主要集中在監測管理單元（MAC）如何透過序列匯流排配置與監控實體層晶片的狀態。 ▲ MDIO analysis by Saleae Logic Pro 使用 Saleae Logic Analyzer 進行 MDIO 取樣分析 〈Saleae Logic Analyzer〉支援超過 20 種通訊協定解碼，包括 I2C、I3C、SPI、MDIO、SMBus、UART、CAN、USB、SWD、Modbus……等，提供最高 500 MS/s 數位取樣率與 50 MS/s 類比取樣率。使用 Saleae Logic Analyzer 分析及除錯 MDIO 匯流排，可以以下步驟進行硬體連接、軟體設定與協定分析： 1. 硬體連接設定 連接訊號線： 將 MDIO 系統的兩條核心訊號線 MDC、MDIO 連接至 Saleae 的數位輸入通道（例如 Channel 0 和 1）。 共地（Common Ground）： 將 Saleae 的 GND 引腳與待測物的地線連接，以確保訊號讀取正確。 設置電壓門檻（Voltage Threshold）： 在軟體中根據 MDIO 標準選擇正確的門檻電壓。例如 Clause 22 常見為 3.3~5V，而 Clause 45 則支援低至 1.2V 的低電壓設備。 ▲ 設置電壓 一開始硬體設定的方法，可在以下這支影片觀看： 2. 軟體擷取設定 取樣率設定： 根據 Nyquist 採樣定理，數位訊號的取樣率應至少為訊號頻率的 4 倍。MDIO 的 MDC 頻率最高通常為 2.5 MHz，因此建議將取樣率設定在 10 MSPS 或更高。 ※ 若採用「類比訊號取樣率」觀察訊號細節：建議使用最高 50 MSPS。 ※ 若需要觀察訊號的電氣特性（如電壓位準不穩或細微的時序問題），建議同時開啟類比通道並設定為最大頻寬 50 MSPS，以看更細緻的訊號特徵。 ▲ MDIO analysis by Saleae Logic Analyzer 3. 啟用 Logic2 軟體開始 MDIO 協定解碼 加入分析儀： 在 Saleae Logic 軟體右側的「Analyzers」面板點擊「+」，從支援的 20 多種協定中選擇 MDIO。 指派通道： 在設定視窗中，正確指派哪一個通道連接了 MDC，哪一個連接了 MDIO。 即時解碼： 軟體會自動將波形轉換為可讀的欄位，包括 Preamble、Start of Frame、OP Code（讀/寫）、PHY Address（實體位址）、Register Address（暫存器位址）及 STA Write Data & MMD Read Data 數據內容。 Saleae Logic Analyzer 連接設定 - MDIO 4. 分析與除錯技巧 時序驗證（Timing Analysis）： 利用時序標記（Timing Markers）測量建立時間（Setup Time）與保持時間（Hold Time）。標準要求在 MDC 上升沿前後，MDIO 訊號應各保持穩定至少 10ns。 若 PHY 驅動 MDIO，訊號應在時鐘上升沿後 0 至 300ns 之間提供。 搜尋與過濾： 在「Decoded Protocols」視窗中，可輸入特定的 PHY 位址（如 0x01）或數據，快速跳轉到要查找的封包位置。 排除硬體問題： 如果 MAC 嘗試存取不存在的 PHY 位址，TA（Turnaround）欄位後的數值會持續保持高電位，這是常見的定址錯誤訊號。 建議同時開啟模擬（Analog）紀錄功能（最高可達 50 MSPS），以觀察訊號是否存在過大（Overshoot）或電壓位準不穩定的底層電氣問題。 ▲ 設定時序標記 ▲ 在「Decoded Protocols」查找特定的 PHY 位址 使用 Saleae Logic Analyzer，快速完成 MDIO 訊號分析與除錯 MDIO 是乙太網路系統中不可或缺的管理介面，從家用網路設備、工業控制，到車載乙太網路（Automotive Ethernet）皆可見其應用。當工程師需要驗證 MAC 與 PHY 之間的管理通訊、檢查暫存器存取是否正確，或排除 PHY 初始化、自動協商（Auto-Negotiation）及鏈路建立（Link Training）等問題時，快速且精確的協定分析工具便成為開發與除錯的重要助手。 相較於僅能觀察波形的量測方式，Saleae Logic Analyzer 可直接將 MDIO 波形解碼為可閱讀的協定內容，包括 PHY Address、Register Address、Opcode、Turnaround（TA）及 Data 等欄位，同時支援長時間擷取、搜尋、過濾與匯出資料，大幅提升除錯效率。 翔宇科技代理 Saleae Logic Analyzer 系列產品，若您有 MDIO、I²C、SPI、UART、CAN、USB、SMBus、SWD 等序列匯流排分析需求，歡迎與翔宇科技聯絡，我們可協助您選擇合適的邏輯分析儀，並提供產品規劃、技術諮詢與應用支援，協助您更有效率完成嵌入式系統與乙太網路裝置的開發及除錯工作。 更多 Saleae Logic Analyzer 使用的教學影片，歡迎至〈翔宇科技 YouTube〉觀看 參考資料： Logic Pro 8 / 16 Analyzer 系列邏輯分析儀 Saleae Users Guide.pdf MDIO（Management Data Input/Output）- Prodigy Technovations MDIO Background – Protocol Overview & Basics - Total Phase MDIO: Open-source format for multidimensional energy data

《 快速進入本文重點 》 Step 1：連接 Logic Analyzer 至 SPI 匯流排 Step 2：開始擷取波形 Step 3：新增 SPI Analyzer Step 4：多個 SPI 裝置的分析技巧 Step 5：修正資料位元對齊（Alignment）問題 〈SPI 序列周邊介面〉是嵌入式系統中最常見的高速序列通訊介面，廣泛應用於 Flash、EEPROM、ADC、DAC、LCD、感測器、FPGA 等裝置。 首先，簡介 SPI 通訊： SPI 以同步式（Synchronous）的全雙工序列通訊運作，由一個 Master 控制一個/多個 Slave 裝置。資料傳輸時，Master 提供時脈（Clock），並與 Slave 同步交換資料。 基本 SPI 通訊由 4 條訊號線組成： SCLK（Serial Clock）：由 Master 提供時脈訊號 MOSI（Master Out Slave In）：Master 傳送資料至 Slave MISO（Master In Slave Out）：Slave 回傳資料給 Master CS / SS（Chip Select / Slave Select）：選擇欲通訊的 Slave 裝置 ▲ SPI 基本通訊配置 ▲ 由一個 Master、三個 Slave 組成的 SPI 通訊 SPI 最大特色包括：高傳輸速率、全雙工（Full Duplex）通訊、不需裝置位址（Address）、通訊延遲低、可支援多個 Slave。十分適合需要高速資料交換的應用，例如以下場景： SPI Flash EEPROM ADC / DAC IMU、加速度計、陀螺儀 LCD / OLED 顯示器 SD Card FPGA 與 MCU 通訊 雖然 SPI 架構簡單、傳輸效率高，但只要時序、時脈或設定稍有錯誤，就可能造成資料讀寫異常。硬體開發與韌體除錯過程中，需要頻繁地透過邏輯分析儀（Logic Analyzer）監控傳輸訊號和波型。 Saleae Logic Analyzer 邏輯分析儀兼具高速取樣與使用簡單，可快速將 SPI 訊號轉換為可讀的資料內容，讓工程師迅速找出問題所在。除了 SPI，Saleae Logic Analyzer 還能分析 CAN、I3C、MDIO……..等超過 20 種不同協定。 使用 Saleae Logic Analyzer 擷取 SPI 訊號 最常見的 SPI 通訊，由一個 Clock 時脈訊號、兩個 Data signal （MISO 和 MOSI）和一個 Enable signal 啟動。使用〈Saleae Logic Analyzer〉進行除錯，其內建軟體〈Logic 2〉具備 SPI Protocol Analyzer 功能，可將原本只有高低電位變化的數位波形，自動解碼為 Hex、Binary、Decimal 或 ASCII 等資料格式，大幅降低人工判讀波形的時間。透過正確的接線與參數設定，即可快速完成 SPI 匯流排的分析。 ▲ Saleae Logic Analyzer 邏輯分析儀 接孔與指示燈 ▲ SPI 訊號在 Saleae Logic Analyzer 上呈現的波型 Step 1：連接 Logic Analyzer 至 SPI 匯流排 首先，將 Saleae Logic Analyzer 連接至待測 DUT，並確保所有訊號都與 DUT 共地（Common Ground）： 連接觸發教學：Saleae Logic Pro 邏輯分析儀 使用教學 2- Logic 2 Tutorial：Triggers ※ 若實際應用中沒有使用 MISO 或 CS 訊號，Saleae 的 SPI Analyzer 也支援將未使用的通道設定為 None，只要有 Clock 與一條資料線（MOSI 或 MISO）即可完成基本的 SPI 解碼。 探針按順序連接 PC Step 2：開始擷取波形 完成接線後，開啟 Logic 2 軟體，設定適當的數位取樣率後開始錄製。為了完整還原 SPI 訊號，建議取樣率至少設定為 SPI Clock 的 4～10 倍。例如，若 SPI 時脈為 20 MHz，建議設定 200 MS/s 左右的取樣率，以確保每個位元都能被精確擷取。錄製完成後，即可用滑鼠放大波形，確認 CS、SCLK、MOSI 與 MISO 的時序是否正常。 開始擷取 SPI 波形 放大擷取的訊號、找出異常波型，並進行進一步 SPI 設定 Step 3：新增 SPI Analyzer 完成擷取後，在 Logic 2 使用畫面右側點選 Add Analyzer，選擇「SPI」（也可以進階選擇「SPI Flash」、「QSPI」等設定）。 接著依序設定： Clock：選擇 SCLK 所在通道 MOSI：選擇 MOSI 通道 MISO：選擇 MISO 通道（若未使用可設為 None） Enable（CS）：選擇 Chip Select 通道（※ 若沒有可設為 None，如下圖） 若無選擇 Chip Select 通道，設為 None 此外，還需設定 SPI 通訊格式，包括： Bit Order：MSB First 或 LSB First Bits per Transfer：每次傳輸位元數（常見為 8-bit，也可設定至 64-bit） Clock Polarity（CPOL）：Clock 閒置時為 High 或 Low Clock Phase（CPHA）：資料於 Clock 的前緣或後緣取樣 Enable Active Level：設定 CS 為 Active Low 或 Active High（若有使用 CS） 設定完成後，Saleae 便會立即將波形解碼，直接顯示每筆 SPI 傳輸內容。 設定解碼畫面 1 設定解碼畫面 2 ※ 若解碼結果與預期不符，不一定代表硬體故障，也可能是 Analyzer 的設定與實際 SPI 規格不一致。例如： Clock Polarity（CPOL） 設定錯誤，可能導致 Logic 軟體顯示 Settings Mismatch 或 Clock Idle State 錯誤提示。 Clock Phase（CPHA） 設定不正確，則可能造成資料位元錯位（Bit Shift），導致解碼內容完全不同。 這些情況，通常只需切換 CPOL 或 CPHA，即可快速確認哪一種 SPI Mode（Mode 0～Mode 3）才是待測裝置使用的設定。（資料來源：Saleae） Step 4：多個 SPI 裝置的分析技巧 (兩種情況) 一、共用 MISO 和 MOSI 的設置 若要將多個設備連接到同一個 SPI 匯流排時，只需增加更多 Analyzer 連接不同 Slave，每個 Slave 都需要一個 Enable signal；所有 Analyzer 可共享同一個時脈、MISO 和 MOSI 訊號。 當一條 SPI 匯流排連接多個 Slave 時，每個裝置通常都有各自獨立的 CS（Chip Select） 訊號。Saleae Logic Analyzer 允許在同一筆擷取資料中新增多個 SPI Analyzer，共用相同的 SCLK、MOSI 與 MISO 通道，但分別指定不同的 CS 通道，即可同時分析多個 SPI 裝置的通訊內容，而不需重新錄製波形。 二、MISO 和 MOSI 的不同設置 在某些情況下，可能需要對兩個資料通道設定不同的參數。這可以透過使用兩個 SPI 分析儀輕鬆實現。 Saleae Logic Analyzer 內的軟體對「共享相同通道的分析儀數量」沒有限制，因此只需添加兩個使用相同時脈的 SPI 分析儀，並啟用對應的通道。然後，在每個分析儀上，停用其中一個資料通道。例如以下操作方式： SPI Analyzer 1 MOSI channel - MOSI input selected MISO channel - “none” SPI Analyzer 2 MOSI channel - “none” MISO channel - MISO input selected Step 5：修正資料位元對齊（Alignment）問題 有些情況下，Analyzer 會無法擷取到完整的 SPI 封包，例如：開始錄製時已經在進行傳輸過程，或未使用 CS 訊號進行同步，可能導致 Analyzer 無法正確判斷每個 Byte 的起始位置，造成資料解碼錯位。 此時，可先在第一個有效 SPI 封包前加入 Timing Marker，再將 Marker 前的資料刪除（※ 注意，此操作無法撤銷）讓 Analyzer 從正確的位置重新開始解碼，即可恢復正常的 Byte 對齊。 修正資料位元對齊 透過 Saleae Logic Analyzer，即使面對高速 SPI 匯流排，也能快速完成訊號擷取、協定解碼與時序驗證，大幅提升硬體除錯與韌體開發效率。 更多 Saleae Logic Analyzer 使用的教學影片，歡迎至〈翔宇科技 YouTube〉觀看 結語 當 SPI 通訊發生異常時，問題往往不是出在程式本身，而是出在接線、時序或通訊設定等細節。Saleae Logic Analyzer 能將抽象的數位訊號轉換為清晰易讀的波形與資料，協助工程師快速驗證 CS 是否正確啟用、Clock 是否穩定、資料是否正確傳輸，以及 SPI Mode 是否設定一致。 透過高速取樣、即時錄製與自動協定解碼，即使是複雜的 SPI 匯流排，也能快速定位問題、縮短除錯時間，讓硬體開發與韌體驗證更加有效率。若您對 Saleae Logic Analyzer 或各種高速匯流排除錯有興趣，歡迎聯絡 Eagletek 翔宇科技。 延伸閱讀： 比較 I3C、I2C、SPI 協定：特性、操作方式及適用場景 Saleae Logic Pro 邏輯分析儀 使用教學 1- Logic 2 Tutorial：Capturing Data 探索 Saleae Logic 2 及自動化 API：提升訊號分析的效率和靈活性 【How to】示範：利用 AI 技術，提升邏輯分析儀的解碼效能 參考資料： SPI Interface Insight | Analog Devices Introduction to SPI Interface | Analog Devices SPI Analyzer - User Guide | Saleae

超高速光傳輸領域中，傳統單模光纖（SMF）正逐漸面臨延遲、色散與非線性效應的瓶頸，「空芯光纖（Hollow Core Fiber, HCF）」開始從實驗室技術走向實際商業部署，尤其在資料中心互連（DCI）、高速城域網路、長途網路等應用，HCF 被視為未來超高速光通訊的重要技術。 與 SMF 不同，HCF 最大的特徵，在於光訊號並非主要於玻璃中傳播，而是透過近似空氣的中空核心傳輸。由於光在空氣中的速度更接近真空，因此 HCF 能顯著降低傳輸延遲。根據 VIAVI Solutions 的技術資料，傳統單模光纖延遲約為 4.9 μs/km，而空芯光纖則可降至約 3.33 μs/km。除了低延遲之外，HCF 還具備低色散、低非線性效應以及更低瑞利散射等特性，這些優勢對 AI 訓練叢集、雲端資料中心同步、高速長距離傳輸等，都具有高度吸引力。 然而，HCF 雖然帶來革命性的傳輸能力，卻也同時顛覆了既有的光纖測試邏輯。過去適用於單模光纖的 OTDR（Optical Time Domain Reflectometer，光時域反射儀）測試方法，在 HCF 環境下往往會出現誤判、量測不準甚至無法正確辨識事件點的問題。因此，當產業開始導入 HCF 時，「如何正確進行 OTDR 測試與認證」是光纖工程中的重要課題。 OTDR測試原理、HCF為何不適用傳統OTDR OTDR 的原理，是向光纖中發射脈衝光訊號，再分析光在纖芯內產生的反射與背向散射（Backscatter）訊號，藉此判斷光纖長度、損耗、接續點、斷點與反射事件位置。OTDR 長期被視為光纖建設、驗收與故障排除不可或缺的工具。 ▲ OTDR 向光纖發射光訊號後的光路徑 ▲ 單向OTDR曲線顯示了從單模光纖到空芯光纖的過渡、曲線中RBS係數的變化以及反射接頭 在傳統單模光纖中，OTDR 主要依賴瑞利反向散射（Rayleigh Backscatter）建立整條光纖的衰減曲線，因此工程師可以很清楚地從 OTDR Trace 中辨識熔接點、接頭損耗、彎折與異常反射。然而，空芯光纖的物理結構與傳統 SMF 完全不同，導致 OTDR 的量測邏輯也必須重新設計。 VIAVI 指出，HCF 的反向散射強度通常比傳統單模光纖（SMF）低了約 14 至 20 dB，這使 OTDR 測試的回傳訊號變得非常微弱，標準 OTDR 設定往往無法正確辨識事件點。而且，HCF 的反向散射係數並非均勻分布，會因光纖的微觀結構差異、熔接製程與氣體殘留而產生波動，因此單方向 OTDR 量測的軌跡變複雜、結果容易被誤判。 雙向OTDR消除反向散射的虛假損耗 在 HCF 測試中，空芯光纖的反向散射不穩定。如果只從單一方向測試，OTDR 很容易將反向散射係數的波動，誤判為光纖實際的物理損耗。例如在 Trace 曲線上的某些區段，明明光纖本身沒有折損，卻可能因為反向散射強度下降，而呈現出虛假的損耗事件（Loss Event），甚至在相反方向測試時出現不合物理邏輯的「增益（Gain）」。 目前業界已開始採用「雙向 OTDR 測試（Bidirectional OTDR Analysis）」，也就是從光纖 A / B 端各進行一次量測，再將兩組 Trace 進行精準對位。傳統單向測試的誤差可透過雙向算術平均公式來消除： [（A→B）+（B→A）] ÷ 2 傳統單向測試的誤差計算，雙向算術平均公式 ▲ 雙向 OTDR 測試示意 透過這種方式，可以抵消因光纖結構不均勻、反向散射係數（RBS）差異所造成的量測誤差，進而還原出 HCF 網路真實的衰減分佈曲線（Loss Profile）。不過實作上，雙向 OTDR 測試不只是「兩邊都測一次」這麼簡單，而是需要完整的 OTDR 分析方法與專用軟體配合，才能得到可信的結果。 VIAVI - One Adviser 800 執行雙向 OTDR 測試 針對這項挑戰，VIAVI 在 HCF 測試架構中導入〈FiberComplete PRO〉與 TrueBIDIR 自動化雙向測試機制，透過單一測試埠與一鍵式流程，同步完成雙向 IL、ORL 與 OTDR 量測，並將兩端 trace 與多波長結果安全保存在同一設備內，降低人工操作與重測風險；並導入 HCF 專用演算法，用於處理長距離空芯光纖的衰減分析與色散量測。這類自動化設計不僅提升現場測試效率，更重要的是能確保雙向量測使用相同參數與條件，避免因設定差異導致分析偏差。 VIAVI Solution - FiberComplete PRO 與 TrueBIDIR 自動化雙向測試 - 整合設備： VIAVI 在 2026 年 1 月，宣布整合推出針對中長 HCF 鏈路、可適用於大規模資料中心部署的「OTDR、色散測試、衰減分析解決方案」，基於 VIAVI 知名產品〈OneAdvisor 800〉為基礎，搭配〈ODM Modules (8100 Series)〉、〈OTDR Modules (8100 Series)〉模組。針對 HCF 測試，其功能支援雙向 OTDR、PMD、CD 與 AP 測試與報告，適用 DNANF 與 PBG 兩種 HCF 類型的短、中、長距離鏈路測試。 高反射Fresnel Reflection：HCF的另一個OTDR測試挑戰 除了反向散射偏低之外，HCF 還有另一個令工程師頭痛的問題，就是「高反射」，從單模光纖到空芯光纖的過渡，甚至空芯光纖到空芯光纖的拼接，都可能引入強反射，從而產生光時域反射儀（OTDR）盲區。 由於空芯光纖與傳統 SMF 在熔接與轉接時存在明顯結構差異，在長光纖連接時，SMF-to-HCF 或 HCF-to-HCF 的接續點往往會產生強烈 Fresnel Reflection（菲涅耳反射），進而形成 OTDR Dead Zone。這些死角可能掩蓋真正的事件點，使工程師誤以為熔接正常，但實際上卻隱藏高損耗問題。 因此，在 HCF OTDR 測試中，「短脈衝下的高動態範圍（High Dynamic Range at Short Pulse Width）」遠比傳統規格表上的長距離動態範圍更重要。因為 HCF 的熔接點可能每隔 2 至 4 公里就出現一次，如果 OTDR 在短脈衝 ( Pulse ) 下解析能力不足，多個事件就會混疊在一起。 這也是為什麼 VIAVI 專家強調：並不是任何 OTDR 都適合空芯光纖測試。HCF 需要具備更高靈敏度、更低 Dead Zone、更強短距離解析能力以及專用雙向分析演算法的高階 OTDR 平台。 ▲ OneAdvisor 800 and 400G Network Testing Solution HCF測試驗證不只看損耗，著重於光纖「完整特性分析」 傳統 SMF 驗證多半聚焦於 insertion loss 與反射值，但 HCF 的驗證要求更偏向「完整特性分析（Characterization）」而非簡單的合格/不合格驗證。完整的 HCF 認證策略，應包含以下： 測試核心項目 具體分析方法與手段 最終確保的量測結果 真實損耗評估 透過雙向損耗分析還原真實 HCF 曲線 獲得精確的端對端真實衰減數據 接頭與過渡認證 仔細解讀過渡、拼接和彎曲所帶來的效應 準確識別並量化所有接頭與光纖過渡點 色散基線建立 透過色散特性分析建立可靠的性能基線 確保色散特性與預期的傳輸應用相符 傳輸窗口驗證 利用寬頻光譜衰減測量來驗證傳輸窗口 確保光在相關波長範圍內表現穩定 另外，VIAVI 專家也指出，許多空芯光纖設計會針對長波長區域，例如 1450nm 以上的 S-band 與 C-band，波長進行改善調整，因此傳統 1310nm OTDR 測試的參考價值反而有限。相較之下，1550nm 甚至更長波長的測試結果，其認證策略應該使測試波長與光纖的預期傳輸頻段保持一致，而不是依賴傳統的預設值，才能真正反映 HCF 實際營運狀況。 此外，即使 HCF 已大幅降低 Chromatic Dispersion（CD）與 Polarization Mode Dispersion（PMD），色散量測仍然不可忽略。原因在於空芯光纖目前仍屬快速演進中的新技術，不同製程批次、不同纖段與多次熔接，都可能造成色散特性變化。因此，建立完整的 CD／PMD 基準資料，對未來升級高速傳輸非常重要。 VIAVI Solutions - HCF 完整特性分析項目： ▲ VIAVI Solutions - HCF 完整特性分析項目 HCF空芯光纖將重新定義下一代光網路 從目前產業趨勢來看，空芯光纖已不再只是研究機構的實驗項目，而是正在進入實際部署階段的新世代光纖技術。尤其 AI 資料中心對超低延遲、高頻寬與低功耗的需求快速提升，更加速了 HCF 商用化進程。 但 HCF 的真正挑戰，並不只是製造光纖本身，而是在於如何建立一套能夠準確驗證其性能的測試方法。從低反向散射、高反射、雙向 OTDR、波長分析到色散量測，空芯光纖正在迫使整個光通訊測試產業重新定義 OTDR 的驗證邏輯；用以確保每條光纖是否真正符合 AI 時代對低延遲、穩定高速傳輸的嚴苛要求。關於 VIAVI 的光纖測試解決方案，歡迎諮詢 VIAVI 的台灣代理商 Eagletek 翔宇科技。 參考資料 Testing and Certifying Hollow Core Fiber: From Novel Physics to Network Ready Infrastructure What is Hollow Core Fiber (HCF) Testing? | VIAVI Solutions Inc. Rayleigh Backscattering - an overview | ScienceDirect Topics What is Bidirectional OTDR Testing? Bidirectional OTDR testing 【White Paper】OLTS 和 OTDR 的完整測試策略 VIAVI Solutions OneAdvisor 800 傳輸平台

PCIe 應用走向 64 GT/s、128 GT/s 及更高的傳輸速率，高速序列介面訊號在實際系統通道中所面臨的衰減、反射、串擾與抖動問題也變得更加嚴重。 在這樣的高速環境下，為了克服插入損耗（Insertion Loss）、頻率相關損耗（Frequency-dependent Loss）與眼圖閉合（Eye Closure）等挑戰，系統設計通常會導入 Re-driver 或 Re-timer 來提升訊號完整性（Signal Integrity）。 Re-driver、Re-timer 兩種元件在對應的需求和設計上並不相同；Re-timer 對於重建乾淨的傳輸訊號、維持系統傳輸穩定，是較理想的選擇。然而，當應用場景從「讓系統穩定運作」轉換成「使用 Protocol Analyzer 與 Interposer 進行驗證與除錯」時，首重不在於讓訊號更乾淨，而是如何「在不影響原始系統行為的前提下，忠實觀察 Host 與 Device 之間真正發生的問題」；這時，就會傾向採用 Re-driver 元件。 本文將深入比較 Re-driver 與 Re-timer 的差異，並說明為什麼在高速 Protocol Analyzer Interposer 的設計中，Re-driver 架構通常更適合用於系統驗證、協議分析與 Root Cause Debug。 首先，什麼是 Protocol Analyzer Interposer Protocol Analyzer Interposer 是安裝在主機（Host）與待測物（DUT）之間的分析工具，其目的不是主動修復系統，而是在盡可能不影響原始通道行為的前提下，攔截、觀察並解碼高速傳輸訊號。無縫擷取並側錄硬體裝置之間的數位訊號與傳輸封包。它是一個介於主機與待測物（如 PCIe/CXL 卡）之間的實體轉接中繼站。 下圖以 VIAVI Solutions 的〈Xgig 6P16 PCIe6.0 協定分析/驗證平台〉、〈Xgig MCIO 16-lane Interposer〉為情境，舉例 Interposer 的裝置位置： Protocol Analyzer Interposer 的核心功能 觀察 Host 與 Device 之間的即時傳輸流量 解碼 PCIe、CXL 等協議層資訊 保留真實的 Link Training 與 Equalization 行為 觀察實際系統在 marginal condition 下的失效模式 保留 jitter、loss、BER 與 eye margin 等物理層問題 避免因分析工具本身介入而遮蔽 root cause 在「測試分析」的應用場景中，Interposer 設計並非單純追求訊號最佳化，而是真實反映出訊號錯誤的位置及原因，如果一個 Interposer 為了讓解碼更穩定，過度修復或重建原始訊號，反而可能讓工程師看不到真正造成傳輸失敗的原因。 Re-driver 與 Re-timer 的差異 要理解為什麼 Protocol Analyzer Interposer 偏好 Re-driver 架構，首先必須釐清 Re-driver 與 Re-timer 在運作原理上的根本差異。下圖為 Re-driver、Re-timer 架構的差異圖解： Re-driver、Re-timer 架構 Re-driver：類比訊號補償元件 Re-driver 是一種主動式類比訊號處理元件，主要工作於實體層（Physical Layer）的類比訊號處理。透過 CTLE（Continuous-Time Linear Equalizer，連續時間線性等化器）、訊號放大調節（Gain adjustment） 與阻抗匹配（Impedance matching）等方式，補償高速訊號在 PCB trace、Connector 或 Interposer 結構中產生的高頻損耗。 Re-driver 的功能是對訊號進行類比補償與放大，但它不會將訊號重新轉換成乾淨的數位資料後再重新送出。 Re-driver 的訊號傳輸路徑 經過 Re-driver 後的訊號示意圖 Re-driver 的關鍵特性包括： 僅進行類比訊號處理 不具備時脈恢復功能（Clock Data Recovery, CDR） 不對 Bitstream 進行 Re-timing 不重新產生或數位修復資料流 延遲極低，對原始 timing behavior 影響很小 不參與 Link Training、LTSSM 狀態轉換或 preset / equalization negotiation 對 Host 與 Device 而言，不會被視為獨立的 Link Partner 從協議角度來看，Re-driver 是一個 protocol-transparent 的訊號補償元件。它只在類比訊號層改善訊號品質，不會參與協議層的溝通，也不會改變 Host 與 Device 之間原本的端對端互動行為。因此，Host 與 Device 仍然是在彼此直接進行鏈路訓練（Link Training）與均衡協商（Equalization negotiation），工程師觀察到的協議行為也更接近真實系統狀態。 Re-timer：具備 CDR 與協議感知能力的訊號重構器 Re-timer 是一種更複雜的數位與類比混合訊號元件。除了 CTLE 之外，Re-timer 通常還包含時脈恢復（Clock Data Recovery, CDR）、決策回饋等化器（Decision Feedback Equalizer, DFE）以及FIR 濾波器（Transmitter-side FIR filter）等功能。 Re-timer 的工作方式是：先從接收到的高速訊號中恢復 clock 與 data，重新判斷位元資料，再將訊號重新定時、重新產生，並向下游送出一個較乾淨的新訊號。 當 Re-timer 插入通道時，Host 與 Device 並不是單純透過原始物理通道直接互相訓練。Re-timer 會將原本的 end-to-end link 切分為兩段：Host ↔ Re-timer 以及 Re-timer ↔ Device。也就是說，Re-timer 不只是補償訊號，而是重新建立新的資料流。 Re-timer 的訊號修復、傳輸路徑 經過 Re-timer 後的訊號示意圖 Re-timer 的關鍵特性包括： 具備完整 CDR 功能 執行 Bitstream Re-timing 可有效降低 Jitter 能重新產生乾淨訊號 具備部分或完整 Protocol Awareness 可能參與 Training 與 Negotiation 流程 將原始通道切分為兩段 Link 功耗與設計複雜度較高 增加可量測延遲 Re-timer 能大幅改善訊號完整性，使系統在長通道、複雜 backplane、長距離或高損耗環境下仍能穩定運作，因此常見於長通道、高損耗或複雜拓撲環境；例如：compliance capture、functional protocol decode 或 interoperability validation。 但訊號分析、驗證除錯工作反而不適用 Re-timer，因為 Re-timer 會重建訊號，把工程師原本需要觀察的 jitter accumulation、ISI、crosstalk、eye closure 或 channel-induced error 一併修復或遮蔽掉。 協定分析工程中，工程師需要看到的是 Host 與 Device 在實際通道條件下如何完成，或為何無法完成鏈路訓練（Link Training），而不是看到一段被 Re-timer 分段、重建後的通道行為。 為什麼 Protocol Analyzer Interposer 更適合採用 Re-driver？ 在除錯情境中，分析工具不是為了讓 DUT 正常運作，而是協助工程師找出失效原因。因此，Re-driver 架構通常具備以下優勢： 一、保留真實 Jitter 與錯誤行為 Re-driver 不進行 Re-timing，因此能完整保留： jitter accumulation inter-symbol interference （ISI） crosstalk insertion loss 造成的 eye closure 邊際誤碼率（marginal BER） transmitter quality issue equalization 不足造成的 link instability 這些問題如果經過 Re-timer 重整，在 analyzer 端變乾淨，可能讓工程師誤以為系統本身沒有問題。Re-driver 則不同。由於它不執行 CDR，也不對 bitstream 進行 re-timing，因此能保留上游訊號原本的 jitter、loss 與 error behavior。這讓工程師能在 full-speed operation 條件下，觀察真實通道所誘發的失效模式。 使用 「Re-driver-based Interposer」呈現的 Link Training 畫面 二、呈現真實 BER、Eye Closure 與 Link Margin 在高速介面分析中，工程師真正關心的往往不是 link 在理想條件下能不能跑，而是在實際系統邊界條件下，margin 還剩多少。 如果使用 Re-timer，訊號被重新定時與再生後，BER 與 eye condition 可能已經不是原始 Host-to-Device 通道的真實表現，Analyzer 會看到的是「經過修復後的 link」，而不是「DUT 原始狀態下的 link」。 Re-driver 則能忠實反映以下表現： BER Eye Closure Jitter Margin Link Margin 對於 margin testing、speed-dependent failure 或分析間歇性傳輸的異常活動，這一點特別重要。 三、保留真實 Link Training 與 Equalization 行為 Link Training 能反映出系統的通道品質；由於 Re-driver 不參與協議層運作、不改變 LTSSM、不介入 Equalization Negotiation，單純放大訊號而已。因此工程師看到的： Preset Negotiation Equalization Phase Speed Change Recovery Process 都更接近真實系統行為。 四、降低 Interposer 對系統的干擾 任何 Interposer 都會對系統產生影響，但差別在於：Re-driver 主要進行類比補償、Re-timer 則直接介入資料流與協議互動。Re-driver 不重新定義 link partner，不分割協議路徑，也不改變協議狀態機；對整體傳輸通道影響較小，可避免讓 Interposer 成為新的傳輸變因。 五、更低延遲與更好的時序保真度 從前段文章，Re-driver 的訊號傳輸路徑途中，可以看出 Re-driver 不需進行： 時脈恢復 Clock Recovery 資料判定 Data Decision 重定時 Re-timing 資料重傳 Data Regeneration 整體工作量比 Re-timer 少，延遲也能壓得極低，更能保留原始時序資訊。 Re-driver 與 Re-timer 該如何選擇？ Re-driver 與 Re-timer 無法互相取代、也沒有優劣之分；而是不同使用情境、目標，須適配的不同架構。 Re-driver 是 Diagnostic Tool，幫助工程師看見真正問題。適合情境例如： Root Cause Debug Intermittent Failure 分析 Marginal Link Behavior BER Analysis Jitter Tolerance Analysis Eye Margin Analysis PHY Debug Link Training 問題分析 Equalization Failure 分析 Re-timer 是 Enablement Tool，幫助系統穩定運作。適合情境例如： 長距離傳輸通道 高損耗環境 長 Backplane 長 Cable 測試 Compliance Verification Interoperability Validation Functional Protocol Decode 需要穩定 Capture 的應用 在高速除錯應用中，如果工程師真正想知道的是： 為什麼 Link Training Fail？ 為什麼升速後失敗？ 為什麼進入 Recovery？ 為什麼 BER 突然惡化？ 為什麼 Equalization 無法收斂？ 以上都是適合用「Re-driver-based Interposer」分析的問題，雖然在極端惡劣條件下的 decode reliability 可能不如 Re-timer，但 Protocol Analyzer Interposer 的核心任務並不是修復 DUT。Re-driver-based Interposer 保留了更高的 debug fidelity。也就是說，它讓 analyzer 看到的東西比較接近 DUT 原本的真實狀態。 在文章前段的情境示意圖，就是以 VIAVI 的 Xgig MCIO 16-lane Interposer 為例，其資料路徑即採用高速 Linear Re-driver 架構，可在支援 PCIe 6.0 64 GT/s 傳輸速率的同時，維持 Host 與 Device 之間原始的 Link Training 與協議互動行為。透過對 MCIO/CopprLink PCIe 6.0 連線的即時擷取與分析，工程師能更準確地觀察 Link 建立過程、Equalization 協商結果以及實際通道中的訊號完整性問題，進而提升 Root Cause Analysis 的效率。 Xgig MCIO 16-lane Interposer 對於 PCIe 6.0、CXL、NVMe、AI Server、Storage Server 與新世代 MCIO 架構平台的開發與驗證工作而言，採用具備 Linear Re-driver 設計的 Protocol Analyzer Interposer，不僅能兼顧高速訊號擷取可靠度，更能最大程度保留真實電氣特性，是進行高速介面除錯與驗證的重要工具。VIAVI Xgig MCIO 16-lane Interposer 正是針對這類高階除錯需求所設計，可搭配 Xgig 6P16 Analyzer/Exerciser 平台，提供完整的 PCIe 6.0、CXL 與 NVMe 協議分析能力。 延伸閱讀 PCIe 6.0 MCIO Interposer 解決方案 VIAVI 針對 Xgig 6P16 推出新支援介面卡〈Xgig MCIO 16-lane Interposer〉