PCIe7.0 的規格優勢與測試難題，Scale-Up 與光電共存的超高速驗證
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PCIe 7.0 問世，代表高速 I/O 架構正式進入超高速 SerDes、PAM4 訊號、光纖互連與 AI Scale-up 架構的新世代。
過去伺服器架構中，PCIe 的角色主要是連接 GPU、SSD、網路卡（NIC）與 FPGA 等周邊裝置，但 AI 時代已經完全改變這件事。現在的大型 AI 訓練叢集，往往需要數十甚至數百顆 GPU 同時協作運算。GPU 之間除了本身需要高速交換資料外，還必須持續與 CPU、HBM 記憶體、網路交換器與儲存系統進行大量資料傳輸。
AI Server 真正的瓶頸，逐漸從「算力不足」轉向「資料搬移速度不夠快。」
PCIe 7.0 的出現，就是為了解決這個問題。PCI-SIG 在 2025 年的年度開發者大會上正式發表 PCIe 7.0標準，以及推動 PCIe 光化的 Optical Aware Retimer 標準，以實踐光電共同的高速傳輸方式。PCI-SIG 也指出，PCIe 7.0 的設計目標就是支援 AI/ML、800G Ethernet、Hyperscale Data Center、量子運算與 HPC 等資料密集型應用。
PCIe7.0 有多快？
PCIe 7.0 比前代 6.0 翻倍，傳輸突破至 128 GT/s。若以最常見的 x16 配置計算，PCIe 7.0 的單向頻寬可達 256 GB/s，雙向總頻寬則高達 512 GB/s。
這代表 GPU ↔ GPU、CPU ↔ GPU、GPU ↔ NIC 與 GPU ↔ Storage 之間的資料交換能力，比 PCIe 6.0 多一倍。對於 AI 訓練與 CXL 記憶體共享架構來說，PCIe 7.0 的 I/O 提升相當重要，因為未來系統效能越來越取決於「資料能否快速移動」而不單是 GPU 本身的 FLOPS 數量。
▼ PCIe6.0 和 PCIe7.0 比較：
PCIe7.0 的互補協議補充：CXL、NVMe
PCIe 7.0 增強了 CXL 的基礎架構，包括記憶體和資源擴充功能。 CXL 利用 PCIe 實體層在 CPU、加速器和記憶體設備之間提供快取一致性通訊。隨著系統設計人員探索記憶體池化和擴展，PCIe 7.0 更高的頻寬將使基於 CXL 的記憶體擴展器和共享記憶體架構受益，減少多主機環境中的資源爭用。
NVMe 儲存協定是 PCIe 的核心應用場景。 PCIe 7.0 為未來幾代企業級 SSD 和儲存級記憶體設備提供了充足的頻寬空間，此將提高 NVMe over Fabrics (NVMe-oF) 效能、減少儲存密集型伺服器的超額分配，透過更少的連結來簡化系統擴展。
PCIe7.0 高速傳輸的背後：PAM4、光電互連、Scale-Up
PCIe 7.0 能實現 128 GT/s 速率，其關鍵原因在於它延續 PCIe 6.0 - PAM4 架構。PAM4 透過四個電壓層級來表示資料，1 symbol = 2 bits。在不大幅提升頻率的前提下，就能直接將資料吞吐量翻倍。
再者，因為 PCIe 7.0 傳輸速率翻倍並導入光電互連，這讓系統能進一步落實『垂直擴展架構（Scale-Up）』。設計人員得以在緊密耦合的區域內，添加更多 GPU、加速器與共享記憶體池，達到傳輸速率翻倍。對於 AI 和 HPC 系統使用情境而言，因為可預測的延遲和頻寬是最佳效能的必要條件。 PCIe 7.0 透過降低架構複雜性並提供擴展空間，支援可預測且高效的系統。
此外，光纖能比電氣銅纜能連結得更緊密，PCI-SIG 在 PCIe 7.0 中導入「光學感知重定時器 (Optical Aware Retimer ECN) 」規範，無縫支援各種光學技術，並用於符合現有 PCIe 6.0 與 7.0 規範的交換器、根複合體（root complex）與端點矽晶片（endpoint/target）之間的光學互連；該規範允許跨越電氣與光學之間的多工和資料映射，實現光電共存。使用光纖跨機架、甚至跨越整個資料中心互聯，讓 PCIe 突破銅纜的訊號損耗，大幅提升傳輸效率。
PCIe7.0 的 PAM4 關鍵技術，提升高速驗證難度
雖然 PAM4 提高了傳輸效率，但也讓高速訊號的容錯空間變得更小。PAM4 雖然提升了資料吞吐量，卻也大幅縮小訊號容錯空間。由於四個電壓層之間的間距更小，系統更容易受到 Crosstalk、Jitter、Insertion Loss 與雜訊影響，導致眼圖開口縮小，BER 控制難度大幅提升。PCIe 7.0 比過去更依賴以下技術，維持穩定傳輸：
Flit（流量控制單元）編碼
FEC（Forward Error Correction）
Equalization 參數（CTLE、DFE、Tx Preset、Rx EQ）
Optical Aware Retimer
高速 SerDes 補償
為什麼 PCIe7.0 對測試產業是巨大挑戰？
由於 PCIe 7.0 已不再只是單純「速度提升」，而是牽涉到訊號調變方式、封包架構、錯誤修正機制、光電互連與多裝置拓撲的全面改變。在測試驗證環境中，工程師面對的除了傳統 PHY 層除錯外，還要橫跨 SerDes、協定層、系統架構與 AI 資料中心互連的複合型問題。
例如在高速 SerDes 驗證中，工程師需要持續調整 Equalization 參數，包括 CTLE、DFE、Tx Preset 與 Rx EQ，確認系統在不同通道條件下仍能維持穩定傳輸。此外，PCIe 7.0 對 Retimer 的依賴程度也比過去更高。許多 AI Server 與高效能運算平台都需要透過 Retimer 重建訊號品質，以延長通道距離並降低高速衰減問題，這也讓 Retimer interoperability、Link Training 與 Equalization 驗證成為 PCIe 7.0 測試的重要項目。
另一方面，PCIe 7.0 大量依賴 FEC 與 Retry 機制來維持資料完整性。這使得協定分析不再只是觀察 TLP 封包內容，而需要更深入追蹤 FLIT Mapping、FEC Error Recovery 與 Retry 行為。當鏈路出現 intermittent error 時，工程師往往必須從 PHY 層一路追查至 Protocol Layer，才能真正定位問題來源。
此外，因為 PCIe 7.0 深度結合光通訊技術；這代表未來 PCIe 不再局限於主機板與機箱內部，而可能延伸至跨 Rack、甚至跨資料中心的光纖高速互連環境。對測試產業而言，未來驗證範圍將從傳統電氣訊號，進一步擴展至光學模組、光纖、光電轉換機制。
VIAVI Solutions 曝光最新 PCIe7.0 測試平台
VIAVI Solutions 在 2026 年 5 月美國加州《PCI-SIG 開發者大會》，首次亮相新一代 PCIe 7.0 協定分析測試平台：〈Xgig 7P16 PCIe 7.0 協議分析測試平台〉。VIAVI 表示，Xgig 7P16 著重於深入洞察。平台包含過往熟悉的 Xgig 適配軟體：TraceControl、Trace View、Expert 和 Serialytics。同時，針對 PCIe、IDE、NVMe 和 CXL 及更高版本的完整協定分析；搭配連結訓練（Link Training）和狀態機 LTSSM 覆蓋測試、自動調較（Auto Tuning）功能、Link Bifurcations；以及 Python API 腳本編寫。
翔宇科技與 VIAVI 攜手，強化 PCIe7.0 與 AI 高速互連測試應用
PCIe 7.0 的推出，也象徵高速互連正式進入「光電共存」與「資料導向架構」的新階段。未來系統效能的關鍵，不再只取決於 GPU 算力本身，而是 CPU、GPU、記憶體、交換器與儲存之間能否維持低延遲、高頻寬且穩定的資料搬移效率。從 PAM4、FEC、Retimer，到 Optical Aware Retimer 與光纖 PCIe 互連，整體驗證難度正快速提升，也讓高速測試平台的重要性大幅提高。
隨著 AI 訓練叢集規模持續擴大，高速傳輸已不再只是單一協定或單一晶片的問題，而是橫跨 PCIe、CXL、Ethernet、光通訊與記憶體共享架構的整體系統工程。
EAGLETEK 翔宇科技 持續協助 VIAVI Solutions 將 PCIe 6.0、PCIe 7.0、CXL 與高速 SerDes 等先進驗證技術導入臺灣市場，翔宇科技可支援客戶快速將儀器導入在現有測試環境，提高設備利用率與除錯情境的探討。加速協助半導體、AI Server、資料中心與高速運算產業，因應新世代高速互連架構所帶來的驗證挑戰。高速互連不再只是單一協定，而是多協定、高頻寬與光電整合的複合型架構。PCIe 7.0 的意義不只是「頻寬翻倍」，也代表整個高速互連產業正式進入光電結合的時代；同時，隨著 AI 模型持續擴大，「資料搬移效率」將逐漸超越單純運算能力，成為決定系統效能的核心關鍵。
