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【產業新聞】UCIe 裸晶互連標準介紹與最新產業脈動

英特爾(Intel)的首席執行長 Pat Gelsinger 在 2023 年 9 月 19~20 日於 San Jose 舉辦的 Intel Innovation 2023 展示了世界上首個以 UCIe 連接整合起來的小晶片 (Chiplet) 處理器,這是全球首次公開展示支援 UCIe 的晶片,這個晶片包括一個英特爾以 Intel 3 製程技術所製造的 UCIe IP 小晶片,和另一個業界矽智財領導品牌 Synopsys 使用長久配合且領先業界的台積電 (TSMC) N3E 製程技術所製造的 Synopsys UCIe IP 小晶片,這兩個小晶片 (Chiplet) 透過英特爾(Intel)的嵌入式多晶片互連橋接 EMIB (Embedded Multi-Die Interconnect Bridge) 封裝技術進行通訊。


小晶片 (Chiplet) 的優點,在於降低成本和在單一封裝中使用不同類型的製程節點,隨著摩爾定律的衰落 (即晶片的運算性能每隔 18 至 24 個月將增加一倍,而晶片的尺寸將縮小;但這種方式已經變得越來越困難,因為晶片尺寸已經接近物理極限),晶片製造商正在努力解決日益困難的擴充問題,這一點眾所周知且至關重要;小晶片的長期願景始終是晶片製造商能夠開發自己類型的專用小晶片,然後將它們與其他公司的現成小晶片設計配對,從而使他們能夠如同在樂高中構建自己的晶片,縮短上市時間同時降低成本。


然而,小晶片之間缺乏標準化連接,導致出現了廣泛的客製化的專用互連,因此現代小晶片肯定無法與其他設計即插即用;此外,該產業長期以來,缺乏小晶片設計和互連的標準化驗證和驗證,使得現成的小晶片生態系統不可能實現。


而通用晶片模組互聯介面(UCIe, Universal Chiplet Interconnect Express)屬於開放規格、標準化連接,上層協議直接採用了現今成熟的 PCI Express(PCIe) 與近期積極發展的 Compute Express Link(CXL)標準,具有完整晶片介面堆疊標準,使企業在建構系統單晶片 (SoC,System on Chip) 時,能更容易混合和匹配不同的晶片組;此外,UCIe不僅能最大程度的滿足每接腳8Gbps至16Gbps的設計,未來還能因應從網路到超大規模資料中心等高頻寬應用中的需求來到每接腳32Gbps。





因此,UCIe 獲得眾多業界龍頭的支持,包括高通 (Qualcomm)、英特爾 (Intel)、AMD、Arm、Nvidia、台積電 (TSMC)、日月光 (ASE)、華邦、愛普科技和三星 (Samsung) 等半導體業者,甚至 Google Cloud、微軟 (Microsoft) 與 Meta 亦為成員之一,還有其他 120 多家公司,這個互聯介面的設計主要是透過開放原始碼設計,標準化晶片模組之間的互連,從而降低成本;經過測試和認證,確保其性能、相容性和可靠性達到預期標準的晶片模組,讓這樣的晶片模組更容易被整合到系統中,並推動更多廠商參與這個生態系統,以滿足不同市場和應用的需求。

UCIe 獲得眾多業界龍頭的支持,包括高通 (Qualcomm)、英特爾 (Intel)、AMD、Arm、Nvidia、台積電 (TSMC)、日月光 (ASE) 和三星 (Samsung) 等半導體業者,Google Cloud、微軟 (Microsoft) 與Meta亦為成員之一(圖片來源/Universal Chiplet Interconnect Express(UCIe))
UCIe 獲得眾多業界龍頭的支持,包括高通 (Qualcomm)、英特爾 (Intel)、AMD、Arm、Nvidia、台積電 (TSMC)、日月光 (ASE) 和三星 (Samsung) 等半導體業者,Google Cloud、微軟 (Microsoft) 與Meta亦為成員之一(圖片來源/Universal Chiplet Interconnect Express(UCIe))
小晶片 (Chiplet) 技術為先進的半導體製造方法,它將系統晶片 (SoC) 的不同組件分開製造,然後再將它們封裝在一起創造出完整的晶片,不但可以降低成本、減少浪費,並提供高度可靠的半導體製造方法,它在當今複雜的電子設備中變得越來越重要。(圖片來源/Universal Chiplet Interconnect Express(UCIe))
小晶片 (Chiplet) 技術為先進的半導體製造方法,它將系統晶片 (SoC) 的不同組件分開製造,然後再將它們封裝在一起創造出完整的晶片,不但可以降低成本、減少浪費,並提供高度可靠的半導體製造方法,它在當今複雜的電子設備中變得越來越重要。(圖片來源/Universal Chiplet Interconnect Express(UCIe))

UCIe 裸晶互連標準


UCIe 是一種分層協定,分為三個堆疊層:實體層 (PHY)、裸晶互連 (Die-to-Die) 連接層、和協定層

  • 實體層 (PHY): 實體層是封裝介質的電氣介面,包括模擬前端電路 ( AFE)發送和接收訊號、以及邊帶通道,實現兩個晶片之間的參數交換和協商,邏輯層也會執行一些連結初始化、訓練和校準演算法,以及測試和修復;實體層可以包含來自多家公司的所有類型的當前封裝選擇,其中包括標準 2D 封裝和更先進的 2.5D 封裝,如最為人所知的台積電的 CoWoS (Chip on Wafer on Substrate) 、英特爾此次展示的嵌入式多晶片互連橋接 EMIB 以及三星 (Samsung) 近期積極投入研究的扇出型封裝 FO-PLP (Fan-Out Panel Level Packaging) ,UCIe 標準未來也將最終擴展到 3D 封裝互連。

  • 裸晶互連 (Die-to-Die) 連接層: 連接層為協定談判的層級,負責處理各種協定的仲裁和協商以及晶片之間的連接;包括以 CRC 和重試機制的可選擇糾錯功能。

  • 協定層: 協定層為掌管通訊的首要層級,透過流量控制單元 (FLIT) 的串流協定來保持高效能的通訊同時降低延遲,它支援許多常用的通訊協定,如 PCI Express (PCIe)Compute Express Link (CXL),但未來將擴展到包括其他協定。

UCIe 協定堆疊
UCIe 協定堆疊

現今的多晶片模組套件使用專有的界面和協定來相互通訊,這使得採用第三方晶片模組變得困難,UCIe 的目標是建立一個擁有標準界面的生態系統,實現晶片模組的互換性和可擴展性;透過標準界面,不同供應商的晶片模組可以更容易地整合到不同設計中,從而降低了設計和驗證的複雜性,並提高了生態系統的靈活性;UCIe 讓晶片設計變得更加開放,有助於推動新的創新,並加速新技術問市,因為晶片製造商可以更輕鬆地使用多種來源的晶片模組。

UCIe 1.0 與 1.1 的特性與關鍵要素比較表 (Image credit: UCIe)
UCIe 1.0 與 1.1 的特性與關鍵要素比較表 (Image credit: UCIe)

UCIe 聯盟介紹

UCIe, Universal Chiplet Interconnect Express
UCIe, Universal Chiplet Interconnect Express

UCIe 聯盟 於2022年3月2日成立,已經獲得晶片製造業的普遍支持,該規範首次以1.0版本亮相,但現在已經升級到上述的1.1版本,UCIE 已經確立了非常具有挑戰性的性能和應用目標,並且有許多可調整的部分,其中包括資料速率(4至 32 GT/s)、寬度(通道數)、凸點間距(連接密度)和通道範圍(物理連接的長度),以適應各種廣泛的應用,不僅僅只針對最尖端的設備;其將目標市場劃分為兩大範疇,分別使用標準的2D封裝技術和更高級的2.5D技術(如CoWoS、EMIB等),自然地,先進的封裝選擇提供更高的頻寬和密度。


UCIe 分層協定以及先進的封裝選擇 (Image credit: UCIe)
UCIe 分層協定以及先進的封裝選擇 (Image credit: UCIe)

英特爾的晶片模組處理器,例如 Sapphire Rapids 和新推出的 Meteor Lake,目前使用專有的界面和協定來實現晶片模組之間的通訊;但英特爾已經宣布,在下一代 Arrow Lake 消費型處理器之後,將採用 UCIe 界面,AMD 和 Nvidia 也在進行他們自己的計劃,但截至目前為止尚未展出可運作的矽晶片。


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